基于FPGA的直接數(shù)字頻率合成器的設計

肖炎根

[摘要]介紹直接數(shù)字頻率合成的工作原理、設計方法以及如何用FPGA來實現(xiàn)。為壓縮ROM的容量,系統(tǒng)只存儲0-π/2的采樣值。為降低DDS相位截斷誤差帶來的雜散,系統(tǒng)設置雜散抑制器。利用QuaausⅡ9.0對系統(tǒng)進行仿真,驗證設計的正確性。

[關鍵詞]DDSFPGALPM

中圖分類號:TP3文獻標識碼:A文章編號:1671-7597(2009)1210090-01

一、引言

直接數(shù)字頻率合成DDS是從相位概念出發(fā)直接合成所需波形的一種新的頻率合成技術。本文討論了用Altera公司的FPGA(EP2C35F484C6)完成直接數(shù)字頻率合器的設計。

二、直接數(shù)字頻率合成的基本原理

圖1為DDS的基本框圖。相位累加器在時鐘fc的控制下以步長FCW作累加,輸出數(shù)字線性相位序列和相位控制字P相加后對相位-幅度轉換器尋址,相位-幅度轉換器輸出相應的正弦離散序列經(jīng)DAC將其轉化為階梯模擬電壓波,最后由LPF將其平滑為連續(xù)的正弦信號。

圖1DDS的基本框圖

三、FPGA上實現(xiàn)的直接數(shù)字頻率合成電路

(一)相位累加器。相位累加器由N位加法器與N位累加寄存器級聯(lián)構成。為了提高系統(tǒng)的工作速度,累加器采有流水線結構。本系統(tǒng)在Quartus II中調(diào)lpm_add_sub和lpm_dff宏功能模塊,利用MegaWizard Plug-In Manager

編輯來完成32位相位累加器的設計。

(二)雜散抑制器。N位(32位)相位累加器中提取高M(12位)位作為ROM的查詢地址,則舍去了N-M位,這樣就產(chǎn)生了相位截斷誤差,表現(xiàn)在輸出頻譜上就是雜散分量。為了抑制雜散,系統(tǒng)設置了雜散抑制器,如圖2所示。加法器中加入隨機碼發(fā)生器產(chǎn)生的隨機抖動序列,其目的是將一些隨機數(shù)加在正弦波的相位序列上,打破相位誤差序列的周期性,從而分散雜散功率,達到提高雜散抑制度的目的。

(三)正弦相位-幅度轉換器

正弦相位幅度轉換器包含輸入地址轉換器、ROM、輸出數(shù)據(jù)轉換器三部分組成。利用三角函數(shù)的對稱性,用0-π/2的采樣值通過變換得到0-2π的采樣值,這樣使得ROM容量減小到原來的1/4。輸入地址轉換器根據(jù)次高位adr[10]的數(shù)值來判斷地址碼是否需要對π/2進行折疊。輸出數(shù)據(jù)轉換器根據(jù)最高位adr[11]的數(shù)值判斷正弦波的相位在一、二象限,還是在三、四象限;判斷是否需要對輸出數(shù)據(jù)求補。下表概括了次高位與最高位對ROM的輸入地址與輸出數(shù)據(jù)的轉換關系。ROM的設計可在Quartus II中調(diào)用lpm_rom宏功能模塊,利用MegaWizard Plug-In Manager編輯來完成設計。

四、DAC和LPF電路

AD9713B是一款12位的高速數(shù)模轉換器DAC,圖3是DAC的電路原理圖。AD9713B的14腳輸出的模擬信號經(jīng)低LPF將其平滑為連續(xù)的正弦信號。

圖3DAC的電路原理圖

五、系統(tǒng)的仿真

利用QuaausⅡ9.0對DDS進行時序仿真,得到仿真時序圖,如圖4所示。隨著頻率控制字FCW和相位控制字P的加大,兩路輸出信號的幅度碼的改變在加大;兩路輸出信號相位的改變與相位控制字P相符;從而驗證了設計的正確性。

圖4DDS的時序仿真圖

六、結論

實驗結果表明:FPGA實現(xiàn)的直接數(shù)字頻率合成器具有頻率分辨率高、頻率切換時間短、相位變化連續(xù)、成本低、容易實現(xiàn)對輸出信號的多種調(diào)制等優(yōu)點。

參考文獻:

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[2]黃軍友,基于FPGA的直接數(shù)字頻率合成系統(tǒng)的仿真[J].通信技術,2008,47(11):219～221.