可調小數分頻合成器曲

摘要小數分頻技術自20世紀70年代發明以來利用范圍十分廣泛，即使在今天的數字移動通信系統的設計中也有其一席之地。但是如何突破數字分頻器自身的限制，在實現小數分頻的同時，又能實現分頻比的可調節是本文探討的內容。

關鍵詞鎖相環小數分頻累加器

中圖分類號:TN91文獻標識碼:A

小數分頻頻率合成技術是20世紀70年代后期發展起來的一種新型合成技術。它能夠協調高工作頻率和小頻率間隔之間的矛盾，并且具有輸出噪聲低，抑制寄生邊帶干擾能力強等優點，因而應用范圍很廣。例如在數字移動通信系統的設計過程中，經常采用跳頻方法來提高通信系統的抗干擾、抗多徑衰落能力。因而要求快速跳頻系統中的超快速跳頻PLL能夠在幾十微秒(€%es)內穩定到所要求的相位和頻率。為達到此要求可采用由兩個小數分頻頻率合成器構成的\"乒乓\"體系結構。在這種系統中，當一個頻率合成器作為本地振蕩器工作時.另一個頻率合成器的作用是鎖定下一步要求的頻率。

鎖相頻率合成器的工作原理是，當可編程分頻器的分頻比變化1時，得到輸出頻率增量為參考頻率fr。當需要提高頻率分辨力時，需要減小參考頻率fr，而鎖相環內的環路濾波器的帶寬必須小于參考頻率fr，因而環路濾波器的帶寬也要壓縮。環路的捕捉時間或跟蹤時間就要增長，即頻率合成器的頻率轉換時間加大。

若可編程分頻器能夠提供小數分頻比，則每次改變某位或某幾位小數，就能在不降低參考頻率的情況下提高頻率分辨力了。雖然數字分頻器本身無法實現小數分頻，但依然可采用如下方法實現小數分頻。例如，N=7.5的小數分頻，若能控制數字分頻器先除一次7，再除一次8，這樣交替進行，從輸出的平均頻率觀測，即是實現了7.5的小數分頻。因此只要控制整數分頻器的分頻比按照某特定規律工作，即能實現小數分頻。若能將該特定規律用變量間的關系式表達出來，即是實現了可調小數分頻功能了。

現舉兩個例子用來引導關系式的推出。若要完成N.F=2.6的小數分頻，其中N表示整數部分，F表示小數部分，則只要在每10次分頻中，作4次除2，再作6次除3，就可以得到

N.F=€?2€?+3€?)=2.6

若要完成N.F=62.45的小數分頻，則只要在每100次分頻中，作55次除62，再作45次除63，即可得到

N.F=€?6255+6345)=62.45

則現總結關系式，若要完成N.F小數分頻，N表示整數部分，F表示小數部分，P表示小數部分F的位數，則:

N.F=€讃N€?1-F)+(N+1)€譌}

按照此思路，實現小數分頻器的電路可由一個基本單環頻率合成器和累加器、存儲器構成。其中，基本單環頻率合成器輸出頻率為Nfr，在壓控振蕩器VCO和可編程分頻器之間添加一個脈沖刪除電路，在鑒相器與環路濾波器之間添加一個相加器。根據用戶需要可調節的N、F、P分別存在存儲器中，N、F、P用微機控制。

現以N.F=5.3的小數分頻為例，說明電路工作過程。要求電路輸出頻率fo =5.3fr，在第一個參考周期中，上述電路以除N=5工作，累加器加進小數F=0.3，并保存記憶。第二、三個參考周期上述電路仍舊以除5工作，累加器的存數從0.3遞增到0.6，再遞增到0.9。在第四個參考周期，累加器繼續遞增0.3，使得OVF溢出一次，控制脈沖刪除電路刪去一個脈沖，得到的輸出電壓電壓再經除5，此處從總分頻效果考慮，其實已經變為除6。累加器在溢出后，所存的余數為0.2。再經過三個參考周期，在第7個參考周期累加器再次出現溢出，脈沖刪除電路再刪除掉一個脈沖，再作一次除6，累加器所存余數變為0.1。再經三個周期又溢出一次，作一次除6，累加器余數為0。這樣經過10個參考周期完成一次循環。在此期間，OVF溢出三次，作三次除6，另外其次作除5。即是完成了N.F=5.3的小數分頻。

若以N.F=62.45的小數分頻為例，則用F=0.45加入到累加器中，在100次累加中，將會出現45次溢出，電路中的N設置為62，每出現一次溢出，就作一次除63。這樣就能準確實現N.F=62.45的小數分頻了。

在上述電路工作過程中，由于fo =5.3fr，即fo 是fr的5.3倍，則每經過fr的一個周期，fo為5.3個周期。這樣，在經過一個參考周期后，在鑒相器輸入端口就出現了0.3€?€%i的相位誤差。再經過一個參考周期出現0.6€?€%i的相位誤差。以此類推，相位誤差隨時間變化而變化，相應的鑒相器輸出電壓呈現為遞減的階梯電壓，此遞減的階梯電壓如果經過環路濾波器后加到壓控振蕩器VCO，會使VCO調頻，影響合成器的輸出頻譜。解決此問題的方法是，消除遞減階梯脈沖的影響。而環路中的累加器存數經數模變換之后，恰巧能夠形成一個遞增的階梯電壓，這樣剛好和之前的遞減階梯電壓相互抵消。在環路達到穩定狀態后，兩個極性相反的階梯電壓相加后，得到所需要的直流電平。電路中的相加器就是為此添加的，對合成器的輸出信號頻譜有明顯的改善作用。