一種新型的ＣＭＯＳ恒定電流源的設計

摘要：在一個模擬或者混合信號系統中，恒定電流源為電路提供偏置，它的穩定性直接決定了電路的性能。該文通過設計合適的電路，利用不同工藝條件下跨導參數K’和閾值電壓Vt之間的變化關系來消除工藝變化對電流的影響。另外，通過一個隨溫度變化的電壓源對電源電壓和溫度進行補償。整個電路采用CSMC 0.5um 雙層多晶硅，雙層金屬標準工藝來設計，采用candence spectre進行模擬仿真，仿真結果證明電路對工藝，溫度及電壓的變化都具有良好的補償能力。

關鍵詞：工藝補償；溫度補償；電流基準源

中圖分類號：TN431文獻標識碼：A文章編號：1009-3044(2008)28-0218-04

Design of a New CMOS Constant Current Reference

ZHANG Yu-ming， WU Jing

(IC College，Southeast University，Nanjing 210096，China)

Abstract: Providing bias current into different blocks in any analog or mixed-signal system， constant current reference casts some important influence on the performance of a whole circuit . Byexploiting the physical relationship between K’and Vt across various process corners，we design a kind of circuit to deliminish the influence of variations of different process. Using a PTAT voltage reference， the circuit also can compensate power supply and temperature variations.The circuit is implemented by CSMS 0.6um process and simulated with candence spectre.The result show the circuit has high PSRR and can compensate process variations and temperature variations well.

Key Words: process compensate; temperature compensate; current reference

1 前言

恒定電流源是任何一個模擬或者混合信號系統密不可分的組成部分。電流基準被成比例或者鏡像復制成為其他模塊的偏置電流。基準電流源的變動將影響模塊的靜態偏置環境，同時影響整個電路的性能。以前構建的不同電流基準源的流程，任何一種都只補償了溫度，電源電壓，和工藝三種參數中的一種或兩種。

本文設計了一種同時對三種參數進行補償的電路。

2 設計思路

工藝補償：

對于MOS器件來說，工藝主要受跨導參數K'和閾值電壓Vt影響。K'和Vt的變化主要受工藝參數tox和Nch影響，它們的值可以通過線性迭代的方法[1]來提取。通過比較不同工藝條件下K'和Vt的值，發現它們的變化遵循一定的規律。

本文使用的工藝環境nomal，ff，ss，fs，sf。其中nomal代表標準MOS器件，ff和ss分別代表快速MOS器件和慢速MOS器件。sf代表慢速PMOS和快速NMOS， fs代表快速NMOS和慢速PMOS。 根據提取的數據比較可以看出，在至少50%的工藝中，K'上升時伴隨著Vt的下降，反之亦然。這種相反性可以被我們用來改進電路，此時我們假設漏電流的表達式是：

■ （1）

對上式求導得到：

■（2）

通過上式可以發現，K'和Vt向相反方向變化時，漏電流的變化可以減小，如果在某些工藝條件中K'和Vt的變化不符合相反性關系，可以通過增大Vgs減小漏電流的變化。在以下的討論中，我們假設在所有的工藝條件下K'和Vt都符合相反性關系，該電路的電流源部分如圖1所示。

在此電路中，有4個設計參數Vgs，α，β和γ，分別為M3管的柵源電壓，M3管的寬長比，M1和M2管的寬長比，M4管的寬長比。所有PMOS器件的源極和襯底都被連接在一起，基準電流由下式表示：

■ （3）

假設是理想的NMOS電流鏡，參考電流被修改成

■（4）

或者

■（5）

在方程（5）中，Vgs是恒定電壓。α，β，γ 是PMOS器件各自的寬長比。為了使不同的工藝條件中的漏電流不變，得到：

■（6）

將（5）代入（6）

■（7）

方程兩邊同時積分，用VTP和KP'的標準工藝值消去積分常項，得到：

■ （8）

在方程（8）中，K'P，nom和VTP，nom是KP'和VTP在標準工藝條件下的值。

下面為確定α和β的設計流程：

1) 根據所需要的基準電流I，確定α，Vgs可以設置的比較大，通常為VTP，nom的兩倍

■ （9）

2) 根據給定的工藝組合，確定β

■ （12）

3) 最后，根據所需要的基準電流，使用方程（5），可以計算得到γ。

溫度和電源電壓補償:

電路的電壓源部分用來對電壓和溫度補償，如圖2所示。

在（5）式給出的基準電流中，和電源相關的項只有Vgs。如果Vgs保持恒定，電流基準源就可以相對于電源變化保持恒定。可以通過在CMOS電流鏡中使用長溝道器件和使用cascoding電流鏡結構來提高電源抑制比。

對于溫度補償，（5）式給出的基準電源依賴于K'P和VTP，而這兩個參數隨溫度變化。K'P的變化主要取決于漂移系數相對于溫度的變化，VTP與溫度的關系呈負斜率的直線。它們可以簡單的用下式表示：

■（11）

K'PO K'P和VTPO是K'P和VTP在絕對零度時的值，隨著溫度的升高，K'P和VTP都將下降，這將導致基準電流的下降。為了使基準電流恒定，Vgs被做成一個如圖2所示的PTAT電壓源。

在圖2中，R2 上的電壓定義為Vgs，Vgs的 值可以被表示成

Vgs=(mPTAT)T（12）

此時，■（13）

將（11）和（12）代入（5），得到

■此時 ■ （14）

為了補償溫度變化，方程（14）中唯一可以調整的變量是“a”，其值取決于α和β。α和β由（9）和（10）決定。這表明工藝補償不能同時滿足溫度補償。對于溫度變化，

如果”a”接近于1，基準電流為

■（15）

如果“a”的值遠小于1，基準電流為

■ （16）

方程（15）和（16）與溫度的變化關系相反。所以可以將它們相加保證基準電流相對于溫度恒定。將（15）和（16）相加，結果對于溫度的微分為0，可得下式

■ （17）

式（17）給出了溫度補償下的β值，VTP的標準值被用來計算β，為了求VTPO，我們需要知道mTV，可以從模擬中得到。式（17）計算了溫度補償所需要的β，式（10）計算了工藝補償時的β，兩者之間可能相差很遠，顯然，必須在兩者之間折中考慮。

3 電路結構與模擬仿真

電路結構與模擬仿真圖見圖3。

器件尺寸見表2。

整個電路采用0.5umCOMS工藝進行設計，使用Candence spectre軟件進行仿真. 從模擬結果（圖4）可以看出， 當VCC在4V到6V變化的范圍內，輸出電流變化約為2uA，小于2%。在5種不同的工藝條件下，溫度相同時輸出電流變化小于 5%（圖5）。可見該電路可以在4V到6V的電源下適用于不同的工藝條件。

■

圖4 輸出電流與Vcc的關系

4 版圖設計與驗證

4.1 注意事項

1) NMOS和PMOS分別集中放置在版圖的下方和上方，設計時依照DRC文件中P+區和N+的間隔的要求，合理安排之間的距離。這樣做的目的，可以保證所有同類型的MOS管在同一個阱中，避免使用多個阱。

2) 某些MOS管的寬長比例過大，因此采用梳狀結構以便節省芯片面積，如圖6。

3) 電路中的電流鏡結構在版圖布局時采用對稱結構，減小版圖差異對電路性能的影響，如圖7。

4) 為了消除latch up 效應，必須將有源器件的位置控制在井接觸30um的范圍內，并且盡可能增加井接觸的面積 。

4.2 設計過程

開始設計時先要做到對每個器件的大小和總體布局心中有數，優先滿足MOS管的布局，其次再考慮電阻，電容和三極管，對稱器件在版圖中也要使用對稱圖形，在實現版圖使，先畫獨立器件，最后再使用金屬線連接。同時要嚴格遵循DRC效驗規則，例如接觸孔的大小，金屬線的寬度，金屬接觸的超出寬度等等。以下是完整的版圖：

■

圖8 完整版圖

在設計完成之后要對版圖進行DRC效驗，修正版圖中不符合晶元廠工藝要求的部分，完成DRC后，進行LVS效驗，這一步是將版圖和原理圖進行比較，確保版圖所實現的電路功能和原理圖相同。

LVS通過把原理圖轉換成為網表（NETLIST）文件，把版圖轉換成GDS文件后，cadence能自動識別版圖中和原理圖不相一致的地方。對這些不相符的地方，要認真的修改。修改完成之后，一般先做LVS檢測，沒有錯誤之后再做一次DRC檢查，以免和工藝規則的不符。

5 總結

以上展示了一種PVT補償，無電阻的CMOS電流基準源電路，基準電流采用MOS器件的電流漏，通過調節K'和VT之間的物理關系來補償工藝變化，通過使用PTAT電壓基準，它可以同時補償電源和溫度變化，本電路在CMOS各種工藝中都展示出滿意的效果，基準電流的變化被控制在標準值的 5%以內。

參考文獻：

[1] Allen P E.CMOS模擬集成電路設計，附錄B（CMOS器件性能）[M].北京:電子工業出版社，2007.

[2] Wang Zhenhua.Automatic VT Extractors Based on an n x n2 MOS Transistor Array and Their Application[J].IEEE JOURNAL OF SOLID-STATE CIRCUITS，1992，27(9).

[3] 畢查德 拉扎維.模擬CMOS集成電路設計[M].西安:西安交通大學出版社，2004.

[4] Shen Hui，Wu Xiaobo，Yan Xiaolang.A Precise Bandgap Reference with High PSRR[J].ELECTRONIC ENGINEER，2004.