Ｈａｌｏ ＬＤＤ Ｐ－Ｓｉ ＴＦＴ工藝參數優化

摘要：該文提出了多晶硅薄膜晶體管的一種Halo LDD新結構，Halo LDD結構能夠有效地抑制短溝道效應，合理的Halo區摻雜分布會極大地改善小尺寸器件性能。文中采用工藝模擬軟件Tsuprem4和器件模擬軟件Medici研究模擬了Halo結構的工藝參數對器件性能的影響，并進行優化。分析表明，Halo注入角度、能量和劑量的增大會提高器件的閾值電壓和開關比，降低泄漏電流和閾值漂移，有效的抑制熱載流子效應；但也會部分地降低驅動能力，因此，要綜合考慮，根據具體的條件，得到Halo結構最佳的工藝參數。

關鍵詞：多晶硅薄膜晶體管；Halo；LDD；模擬

中圖分類號：TN432文獻標識碼：A文章編號：1009-3044(2008)28-0211-02

Analysis and Optimization of P-Si TFT with Halo LDD

LIU Xiao-hong，GU Xiao-feng

(School of Information Technology，Jiangnan University，Wuxi 214122， China)

Abstract: A new device structure of polysilicon thin film transistor， Halo LDD P-Si TFT， has been proposed.The Halo structure device can restrain the SCE effectively， and improve the device performance greatly with good doping distribution in the Halo region.In this paper，influence of Halo process parameter on device performance is researched and optimized with Tsuprem4 and Medici.It is found that higher tilt angle，energy and dosage gives increased threshold voltage and ration of Ion to Ioff，and also reduced leakage current and threshold voltage shift，but reduce drive current. Thus， before the best process parameter for Halo structure is abtained， every factors should be taken into account according to the specific condition.

Key words: polysilicon TFT; Halo; LDD; Simulation

1 引言

作為一種能夠有效地抑制短溝道效應的局部摻雜方法，Halo結構已經得到了人們的廣泛的關注。通過Halo結構調節溝道電勢和電場分布，可以實現載流子速度過沖，提高器件抗熱載流子效應的能力[1]。同時Halo區的存在可降低溝道區的摻雜濃度，從而提高載流子遷移率，降低結電容和延遲時間。

然而，Halo結構在改善短溝效應等問題的同時，還會出現方向溝道效應，驅動電流降低，溝道區邊緣的高摻雜會引起較大的BTBT(Band to Band tunneling)電流和GIDL（Gate induced drain leakage）電流等[2-3]。這些問題很大程度上與Halo結構的形狀和摻雜分布有關，為了有效地利用Halo結構抑制短溝道效應，改善小器件尺寸器件性能，需要對Halo結構進行優化設計。目前對Halo結構器件的研究主要集中在對短溝道效應的改善及結構的改進，而對Halo注入的工藝參數的研究不多。如何從Halo形成的工藝參數方面優化器件性能是TFT器件工藝技術需要解決的問題。

2 器件結構和陷阱模型

圖1 Halo LDD P-Si TFT結構的示意圖，從簡化工藝的角度考慮，Halo結構和LDD結構均采用對稱結構。其中LDD為自對準LDD結構，溝道長度1μm，溝道注入劑量2×1011 cm-2，摻雜能量15keV；LDD的摻雜為1×1012 cm-2，離子注入能量150keV；Halo區注入劑量為*cm-2，離子注入能量* keV，注入角度*°；源漏極摻雜為1×1013 cm-2，離子注入能量100 keV，有源區厚度0.1μm。

多晶硅制備過程中會引入大量懸掛鍵和雜質缺陷，從而易形成高密度陷阱，而其電學特性會受晶界勢壘和缺陷陷阱的影響。Kamins等[4]采用一種載流子陷阱模型，將遷移率隨著載流子濃度降低而減小歸因于晶界產生的高阻空穴區的影響，認為在晶界附近形成了高密度的陷阱，近似于硅表面的表面態密度。晶粒內雜質電離產生的載流子易被這些陷阱俘獲，使參與導電的載流子數目減少和遷移率降低[5]。因此，使用Medici模擬時要考慮加入陷阱模型。本文采用一個如圖2所示的簡單的陷阱分布模型。空穴和電子陷阱密度(Nhtotal、Netotal)分別為：

■ （1）

■ （2）

其中E1和E2分別取-0.25 eV和0.4 eV，參數A、B分別為空穴陷阱密度的最小值和最大值，C、D分別為電子陷阱密度的最小值和最大值。參考溝道區的摻雜，選取不同的參數值并經過優化，確定了A、B、C、D分別取為5×1015 cm-3eV-1、1×1017 cm-3eV-1、1×1015 cm-3eV-1、1×1017cm-3eV-1。

■

圖1 Halo LDD P-Si TFT新結構的示意圖 圖2 多晶硅陷阱分布模型圖

3 模擬結果和分析

3.1 Halo注入角度優化

形成Halo區的注入能量、摻雜劑量和注入角度直接影響著Halo結構的形狀及摻雜濃度和深度。隨著注入角度增大，Halo區摻雜越接近溝道表面，所以Halo區溝道表面的摻雜濃度隨之增大。

閾值電壓及其漂移隨注入角度的變化曲線示于圖3。注入角在30度到45度左右時，無論漏壓為0.1 V還是1 V，閾值電壓都呈上升趨勢；但超過45度后，閾值電壓呈下降趨勢。換言之，VT隨注入角度的增大，先減小后增大，在45度左右存在一個最大點。其原因為：隨著Halo注入角度的增大，結電容會減小；熱載流子效應也會隨Halo注入角度的增大而退化得更加嚴重。當Halo注入角度增大到一定的程度，熱載流子效應導致注入到柵氧化層中的電子引起閾值電壓漂移，同時還會造成氧化層損傷，使器件性能不穩定。因此，根據本工作的結果可知，Halo注入角度不宜過大，應在45度左右，這時對應的閾值電壓隨漏壓VDS的漂移最小。

開關特性隨注入角度變化的關系示于圖4。在小角度注入的情況下，開態電流雖然大，但相應的關態電流也比較大，使開關比非常小；隨著注入角度的增大，Halo摻雜深入亞溝道區，提高了亞溝道區的摻雜濃度，抑制源漏穿通電流，而開態電流下降的不多，開關比也在45°左右達到最大。

3.2 Halo注入劑量優化

摻雜劑量直接影響Halo區的摻雜濃度。Halo區的濃度應該比溝道區高，以有效抑制源漏穿通，但過高的濃度會導致泄漏電流增大。因此，注入劑量的選擇應該根據溝道摻雜來定。顯然，隨Halo區注入劑量的增大，Halo區摻雜濃度將增大。

圖5揭示了Halo區注入劑量對閾值電壓的影響。結果表明，摻雜劑量增大，Halo區的平均雜質濃度增加，溝道勢壘上升，閾值電壓隨之升高。注入劑量較小時，閾值電壓的漂移變化不大。在0.1和1 V兩種漏壓情況下，在摻雜劑量約為5×1011 cm-3到8×1011 cm-3時，閾值電壓可升高到1.2 V～1.5 V的范圍，此時的閾值電壓漂移則達到最低。

注入劑量直接影響到Halo區的濃度，Halo區濃度應該比較高，以有效的抑制源漏穿通；但過高的能量會導致泄漏電流增大。圖6表明隨注入劑量的增大，開關比呈增大趨勢。

■

圖5 Halo LDD P-Si TFT閾值電壓及漂移隨注入劑量的變化曲線圖6 Halo LDD P-Si TFT 開關特性隨注入劑量的變化曲線

3.3 Halo注入能量優化

對Halo區的深度和寬度有影響的還有Halo注入能量。不同的離子由于質量不同，所需要的注入能量也會有變化。這里僅對比較常用的硼(B)的注入能量的影響進行了模擬分析。

Halo LDD P-Si TFT的閾值電壓及漂移隨Halo注入能量變化的關系示于圖7。從圖中可以看出，在50keV左右時閾值電壓最高(在1.1V以上)，而閾值電壓隨漏壓的漂移則達到最低值。

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圖7 P-Si TFT閾值電壓及漂移隨注入能量的變化曲線 圖8 Halo LDD P-Si TFT 開關特性隨注入能量的變化曲線

在低能量注入時，開態電流雖然大，但相應的關態電流也比較大，使開關比非常小。隨著注入能量的升高，Halo摻雜深入亞溝道區，提高了亞溝道區的摻雜濃度，抑制了源漏穿通電流，而開態電流下降不多，因此開關比也不斷增加，如圖8所示。但對于器件的工藝參數優化要綜合考慮，結合Halo結構注入能量與閾值電壓的關系，注入的能量不宜過大，在50 keV至80 keV之間是比較合適的。

4 結束語

通過對Halo LDD P-Si TFT器件結構的工藝參數的模擬分析，研究了Halo結構的工藝參數如Halo結構的注入能量、注入角度、注入劑量等參數與閾值電壓、閾值電壓漂移、開態電流、關態電流、開關比等電學性能的關系，從而為優化器件參數提供了依據。對于1μm柵長的Halo LDD P-Si TFT器件，當襯底濃度較低時，采用5×1011 cm-3左右的劑量，以50keV-80keV能量和45度左右角度范圍注入形成的Halo結構，能使P-Si TFT的電學性能達到最優。

參考文獻：

[1] 甘學溫，黃如，劉曉彥，等.納米CMOS器件[M].北京:科學出版社，2004:148

[2] Taur Y.COMS scaling and issues in sub-0.25μm systems[C].Design of High-preformance Microprocessor Circuits，Piscataway:Wiley-IEEE Press，2000: 27-45

[3] LIU Kai-ping， Jeff W， CHEN Ji-hong， et al.Fliuorine-assisted super-Halo for sub-50-nm transistor[J].IEEE Electron Device Letters，2003，24(3):180-185

[4] Kamins T I. Condutivity behaviour in polycrystalline semiconductor thin film transistors[J].J Appl.Phys.， 1971，(42): 4375-4377.

[5] Palumbo D， Masala s， Tassini P， et al. Electrical Stress Degradation of Small-Grain Polysilicon Thin-Film Transistors[J]. IEEE Trans. Electron Devices，2007，54(3):476-482.