ＤＤＳ＋ＰＬＬ技術在Ｃ波段頻率合成器中的應用
2008-04-12 00:00:00雷梁鄭萍徐濤
現代電子技術 2008年9期
摘 要：提出了一種具體的C波段小步進頻率合成器的設計方案。該方案是基于鎖相環頻率合成(PLL)和直接數字頻率合成(DDS)相結合的結構，利用DDS激勵PLL產生所需信號。設計的信號頻率范圍為5.02～5.38 GHz，頻率步進為1 kHz。重點闡述了系統的硬件實現，包括系統設計方案、主要電路模塊設計以及系統測試結果等，并針對實際調試過程中常見的問題給出一些改進的方法。最后的測試結果表明了該頻率合成器具有頻譜純、相噪低、雜散抑制能力強等特點，可以滿足實際系統需要。
關鍵詞：直接數字頻率合成器；鎖相環；頻率步進；相位噪聲；雜散抑制
中圖分類號：TN74 文獻標識碼：B
文章編號：1004-373X(2008)09-094-04
Application of DDS+PLL Technology in C-band Frequency Synthesizer
LEI Liang，ZHENG Ping，XU Tao
(School of Electrical and Information Engineering，Xihua University，Chengdu，610039，China)
Abstract：A kind of design scheme about a concrete C-band fine resolution frequency synthesizer is proposed in this paper.This scheme based on the structure which integrated Phase Lock Loop(PLL) frequency synthesizing with Direct Digital Frequency Synthesizing (DDS)，generating the needed signal with DDS impelling PLL.The designed frequency range is from 5.02～5.38 GHz，and the step range of frequency is 1 kHz.The focus of this paper is the hardware implementation including system design，circuit design of key module and test result of the whole system.Meanwhile，the paper gives a few improvements referring some familiar problems about the system while debugging.The last measured results show the performances of high purity spectrum，low phased noise，low spurious level，and satisfy the requirements for the practical system.
Keywords：direct digital frequency synthesizer;phase lock loop;hopping step;phase noise;spur reduction
頻率合成器是現代電子系統的重要組成部分，是決定電子系統性能的關鍵設備之一。如今，無線通信技術的迅猛發展，使得被喻為電子系統“心臟”的頻率合成器成為了各國研究的熱點。
本文主要涉及的是衛星通信二次上變頻中的其中一個本振頻率源的設計。該本振頻率源是掃頻本振源即輸出頻率在一定范圍內，具有一定帶寬。本文提出了DDS+PLL系統分析的理論基礎，在工程應用上利用DDS和PLL二者的結合，優化系統參數，取得良好的效果。
1 主要采用的頻率合成技術方法
鎖相法就是通過鎖相環路(Phase Locked Loop，PLL)來實現頻率合成，鎖相環頻率合成技術應用比較廣泛，但其頻率轉換速度慢，電路控制復雜，這使得該技術的應用受到了一定的限制。
直接數字頻率合成技術(Direct Digital Synthesis，DDS)是近幾年發展起來的一種新型頻率合成技術。他是把一系列數字量形式的信號通過DAC轉換成模擬信號的合成技術。與其他頻率合成方法相比，該技術具有頻率轉換速度快(μs級到ns級)，頻率分辨率高(達μHz級)，而且切換頻率時相位保持連續。但雜散是DDS自身特點決定的，是不可避免的，所以成為限制DDS應用的主要因素。
混合法則是指采用兩種及兩種以上的方法實現信號發生。任何一個頻率合成方法都有一定的局限性，因此，一個實用的頻率合成器，往往是各種頻率合成方案的有機組成，以解決寬頻帶覆蓋、頻率細調、抑制噪聲和簡化結構等問題。所以本設計中，采用DDS+PLL技術實現一個寬頻帶的覆蓋。
2 DDS+PLL設計方案分析及性能特點介紹
DDS＋PLL組合系統基本原理是用一個低頻的DDS激勵或插入一個PLL系統，從而使DDS＋PLL系統輸出兼具DDS和PLL的優點，實現高的頻率分辨率、高的轉換速率和較寬的輸出頻率范圍。DDS有輸出步長小而又有較低相噪的優點，但同時又有雜散較多的缺點。而PLL在輸出步長小時，相位噪聲差，但他對雜散的抑制性能良好。所以DDS與PLL兩種頻率合成技術結合起來，是一種比較合理的頻率合成方案。
DDS激勵PLL是最簡單和最直接的組合方案，系統方案框圖如圖1所示。PLL設計成N倍頻環，DDS輸出通過帶通濾波器BPF后直接作為PLL的參考信號。加入帶通濾波器是為了抑制DDS的帶寬頻率雜散。
圖1 DDS激勵PLL系統框圖
當環路鎖定時，合成器的輸出信號頻率和輸出信號頻率的分辨率分別為：
3 系統指標
參考晶振：10 MHz；參考晶振相位噪聲：-145 dBc/Hz@10 kHz；輸出頻率范圍：5 020～5 380 MHz；相位噪聲≤-60 dBc/Hz@10 kHz；雜散抑制≤-50 dBc；頻率步進：100 kHz。
4 DDS模塊和帶通濾波器的設計
4.1 DDS芯片AD9850的工作原理
隨著數字技術的飛速發展，產生了用數字控制方法從一個參考頻率源產生多種頻率的技術，即直接數字頻率合成器(DDS)。美國AD公司推出的高集成度AD9850便是典型產品之一。
AD9850采用CMOS工藝，其功耗在5 V供電時為380 mW，擴展工業級溫度范圍為-40～+85 ℃，采用28腳SSOP表面封裝形式。AD9850內含可編程DDS系統和高速比較器，能實現全數字編程控制的頻率合成。
AD9850在內部集成了32位相位累加器、14位正弦查找表和高性能的10位D/A轉換器以及一個高速比較器，其原理框圖如圖2所示。其中相位累加器由一個加法器和一個32位相位寄存器組成，相位寄存器的輸出與外部相位控制字(5位)相加后作為正弦查找表的地址。每到來一個外部參考時鐘，相位寄存器便以步長M遞加。相位寄存器的輸出與相位控制字相加后可輸入到正弦查詢表地址上。正弦查詢表包含一個正弦波周期的數字幅度信息，每一個地址對應正弦波中0°～360°范圍的一個相位點。查詢表把輸入地址的相位信息映射成正弦波幅度信號，然后驅動DAC以輸出模式量，輸出2個互補的電流，其幅度可通過外接電阻(RSET)進行調節。將DAC的輸出經低通濾波器后接到高速比較器上即可輸出一個抖動很小的方波。
圖2 AD9850原理框圖
所以，AD9850在接入精密時鐘源和寫入頻率控制字之后就可以產生一個頻率和相位都可編程控制的模擬正弦波輸出。例如，在125 MHz的時鐘下，32位的頻率控制字可使輸出分辨率達0.029 1 Hz，并具有5位相位控制字。
[BT3-*4]4.2 LC帶通濾波器的設計
為了保證DDS輸出的頻譜純度，頻率輸出需加一個帶通濾波器，用來抑制和消除來自DDS參考頻率的雜散。
LC濾波器適合精確濾波波形的應用，工作頻率范圍從1 kHz～1.5 GHz。但是對于需要陡峭的邊緣的濾波波形(窄帶濾波)，LC濾波器是不合適的。
本人采用的是集總參數濾波器T型結構的設計方法，如圖3所示。
圖3 LC帶通濾波器
LC帶通濾波器半節的L和C的計算比低通濾波器和高通濾波器復雜，元件個數要加倍，截止頻率變為兩個，公式如下，即：
LS=R0(fH-fL)π2
CS=2fH-fLR0(fHfL)4π
LP=2R0(fH-fL)fHfL4π
CP=1R0(fH-fL)π2
式中，R0為濾波器輸入和輸出阻抗；fH為帶通濾波器上限截止頻率；fL為帶通濾波器下限截止頻率。
由于DDS的輸出頻率受到Nyquist采樣定理的限制，一般最高輸出只能取0.4fc，所以對10 MHz參考時鐘來說，其輸出范圍是0～4 MHz；另外，為了避開雜散比較大的點，例如與fc /3，fc /4，fc /5靠得比較近的頻點，在選擇DDS輸出頻率時盡量不要讓通帶跨越這些頻點。
5 PLL模塊的設計
5.1 芯片ADF4112的工作原理
ADF4112系列芯片是美國AD(Analog Devices)公司最新生產的電流型電荷泵數字鎖相式頻率綜合器芯片。他主要由4大部分構成：
(1) 低噪聲鑒頻/鑒相器(PFD)。
(2) 可編程精密電荷泵(Charge Pump)。
(3) 可編程預置分頻器：主要由三個可編程計數器組成：A計數器(6位)、B計數器(13位)、雙模預置分頻器(P/P+1，P為預置分頻器的模)，這三類計數器執行VCO輸出頻率到PFD的N分頻，實現N=BP+A的運算；其中雙模預置分頻器有4種工作模式：8/9，16/17，32/32，64/65。
(4) 參考分頻器(R計數器，14位)：在PFD輸入端對參考頻率(fR)進行選擇，鑒頻/相頻率fPFD=fR/R。
ADF4112具有3.0 GHz的頻率帶寬，電源電壓為2.7~5.5 V，獨立的電荷泵電源電壓(VP)，允許在3 V的系統中使用外部調諧電壓，充電泵電流可編程。ADF4112具有三線串行接口、模擬和數字鎖定檢測、硬件和軟件控制的低功耗模式。通過改變可編程分頻器(R)的值就可以改變輸出頻率，所有可編程數據都將通過三線(CLK，DATA和LE)接口寫入芯片內的相應寄存器中。
5.2 三階環路濾波器的設計和參數計算
環路濾波器LPF可以采用無源濾波器或有源濾波器，在這里選用無源濾波器。因為，為了獲得較高的邊帶抑制度，無源環路濾波器LPF僅需簡單的RC低通濾波器，而有源環路濾波器LPF卻往往要使用具有傳輸零點的高階LC低通濾波器，但是有源器件引入的相位噪聲過大，增益隨工藝、溫度的變化而波動范圍較大，使得本身就比較“脆弱”的高階鎖相環的穩定性變得更差。而使用高階無源濾波器卻可以達到電路結構簡單、低噪聲、高穩定度的目的。
系統的階次是一個重要參數。為了保證一定的響應速度和陡峭的環路形狀(環路帶寬影響頻率合成器的相位噪聲)，要求系統至少為二階，但值得注意的是并不是階次越高越好，階次高了以后會影響系統的穩定性。三階無源比例積分濾波器既可以有比較好的響應速度，又可以不影響系統穩定性。他的連接如圖4所示。[LL]
圖4 三階環路濾波器
環路濾波器的傳遞函數為：
Z(S)=τS+1SC11+C2C1+C3C1\\[B(τS)2+A(τS)+1\\]
式中:
A=1+bτ2τ1+C2C11+b，
B=b1 + b #8226; τ2 τ #8226; C2 C1
τ=R1C1， τ2=R3C3，
b=C1C2+C3
相位裕量為：PM=tan-1(τω)-tan-1A(τω)1-B(τω)2
在環路達到最大相位裕量時，環路帶寬為：
[HT6]
ω[WB]=1τ#8226;
[DW] 122B+AB+A-A2B(B-A)+2B+AB+A-A2B(B-A)-4(1-A)B(B-A)
經過分析，可以得到以下簡化公式：
A=11+b
ω=1τ1A1+bτ
IP2π#8226;KVCONb1+bC1τ2b+1
PMmaxtan-11+b-tan-111+b
環路濾波器應該設計成50°的相位裕量，同時，選定環路帶寬ω=20 kHz。由此，代入以上公式計算出C1=412 pF，C2=43 pF，C3=20 pF，R1=53 kΩ，R2=3.3 kΩ。
5.3 壓控振蕩器(VCO)的選擇及參數指標
經過反復比較，選擇了一款性價比比較高的壓控振蕩器：河北博威集成電路有限公司生產的一款表面貼裝壓控振蕩器MVCO1760。他的性能特點是：低相位噪聲；線性調諧；與國際標準封裝一致，可互換使用；50 Ω阻抗匹配，電性能穩定可靠。
功能指標：
頻率范圍：1 730～1 790 MHz；工作電壓VCC:5 V；電調電壓VT:0.5～4.5 V；輸出功率Po:0±2 dBm；調諧靈敏度(壓控系數KVCO)：30 MHz/V；相位噪聲：-100 dBc/Hz@10 kHz，-140 dBc/Hz@1 MHz。
6 功率放大器的選擇和應用
因為AD9850的DAC輸出的功率實際上很小，再經過濾波器后，又會衰減幾個dB，所以無法滿足ADF4112的鑒相器對參考頻率信號對功率的要求(最小功率為-5 dBm)，而且不利于控制相噪或雜散，因此在DDS輸出濾波后還必須加一級放大電路，可選用SGA3486放大器。電路接法如圖5所示。
圖5 功率放大器電路
SGA3486的特點是：
(1) 單電源供電；
(2) 高增益，小信號增益為850 MHz時是21.2 dB;1 950 MHz時是18 dB；2 400 MHz是16.5 dB。
(3) 輸出功率高。
7 倍頻器的選擇
DDS激勵PLL的方案合成了S波段的基準信號，為了達到整個系統的設計要求，就需要經一級二倍頻放大輸出到C波段，整個系統輸出頻率為f0 =MNfDDS (其中N為PLL的分頻比，M為倍頻次數)。經過實驗，倍頻器HMC189MS8的輸入功率要求為+10～+15 dBm，倍頻輸出也有很多雜波，所以需要加帶通濾波器抑制來滿足系統的要求。
8 測試結果
用HP8564E(30～40 GHz)頻譜分析儀測試表明：本
頻率合成器在保證小步進的同時，中心頻率在52 GHz時，輸出頻譜特性良好，在3種情況下的相位噪聲分別為： -71.29 dBc/Hz@10 Hz；-85.81 dBc/Hz@20 Hz；-92.34 dBc/Hz@1 kHz。限于篇幅，這里未給出相應的圖例。
9 結 語
測試表明：基于DDS+PLL技術的頻率合成器，可以工作在比較高的微波頻段、頻帶范圍寬、頻率分辨率高、雜散抑制度高。但是，還存在一些仍然亟待解決的問題，比如輸出功率偏低，應該加一級放大濾波電路來提升功率，在本設計的后續改進工作中采用了Hittite公司生產的HMC406MS8G功率放大器。
參 考 文 獻
［1］雷振亞.射頻/微波電路導論［M］.西安:西安電子科技大學出版社，2005.
［2］陳邦媛.射頻通信電路［M］.2版.北京:科學出版社，2002.
［3］\\[美\\] Jon B.Hagen.射頻電子學［M］.北京:機械工業出版社，2005.
［4］鄧建平，胡澤賓，趙惠昌.基于ADF4113的本振掃頻源的設計與實現［J］.現代雷達，2006，28(12):116-118.
［5］陳興華，蔡競業，任威，等.單本振二次變頻方案淺析［J］.電訊技術，2007，47(1):127-130.
［6］楊建軍.DDS+PLL組合系統及實例［J］.電訊技術，2001，41(1):72-74.
［7］吳世杰.二次變頻通信系統中的頻率配置設計［J］.無線電通信技術，1999，25(6):7-10，36.
作者簡介
雷 梁 男，1981年出生，湖北宜昌人，碩士研究生。主要從事嵌入式無線通信方面的研究。
注：本文中所涉及到的圖表、注解、公式等內容請以PDF格式閱讀原文。
