一種動力調諧陀螺脈沖力反饋及脈沖計數系統設計

摘 要：給出一種動力調諧陀螺的測試電路，采用SOPC技術實現了測試記數功能。首先介紹了陀螺脈沖力反饋再平衡回路系統的設計，然后給出了一種基于Altera公司SOPC的嵌入式力矩脈沖計數系統接口的設計，簡單介紹了SOPC的特點。詳細討論了脈沖頻率計數系統在硬件和軟件方面的設計原理與實現方法，同時給出了設計流程圖和仿真波形圖，最后給出了仿真結果。

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關鍵詞：動調陀螺；SOPC；Nios;脈沖計數；力反饋

中圖分類號：TP23 文獻標識碼：B

文章編號：1004-373X(2008)09-189-02

Design of Dynamically Tuned Gyro Digital Rebalance and Pulse Counter System

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MAO Ben，GAO Renwei，XU Kebing

(College of Automation，Harbin Engineering University，Harbin，150001，China)

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Abstract：This article gives a circuit to test the Dynamically Tuned Gyro(DTG) using SOPC technique.First the design of digital rebalance circuit is given and presents a design of pulse counter system based on embedded SOPC of Altera.The features of Altera SOPC are introduced briefly.The theory and implementation of frequency test system in the aspects of both hardware and software are discussed in detail.Finally the diagram and the result of simulation are demonstrated.

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Keywords：dynamically tuned gyro;SOPC;Nios;pulse counter；rebalance

動力調諧陀螺是一種利用撓性支承陀螺轉子，并將陀螺轉子與驅動電機隔開，其撓性支撐的彈性剛度是由支撐其本身產生的動力效應來補償的。他廣泛應用于導彈、坦克、火箭、航天器、導航與定位等領域，是陀螺技術發展史上具有重大革新和突破的第三代慣性級精密陀螺。本文將介紹該陀螺的力反饋電路及其脈沖記數電路的實現方法。

1 系統的硬件設計

硬件包含兩部分：動力調諧陀螺(DTG)脈沖力反饋系統設計和基于SOPC的數據采集部分設計。

1.1 動力調諧陀螺(DTG)脈沖力反饋系統設計

系統結構框圖如圖1所示。動力調諧陀螺，力矩器和信號器在硬件結構上是集成為一體的。

圖1 動力調諧陀螺脈沖力反饋系統框圖

利用力反饋回路實現對動力調諧陀螺的鎖定，由陀螺漂移及輸入角速率產生相應信號器輸出控制陀螺儀力矩器中主線圈中模擬電流的大小，信號器輸出經過前置放大，濾波和PID校正后送到脈沖調寬電路，與產生的三角波進行合成。陀螺正轉時，三角波脈沖寬度增加；陀螺反轉時，三角波脈沖寬度減少。通過測量正負通道的脈沖數量來測得陀螺的轉速和轉向。以下重點介紹三角波產生電路，其原理圖如圖2所示。

圖2 三角波產生器原理圖

三角波產生器采用雙電源±15 V供電，2Q端口輸出的是CD4060脈沖源產生的5分頻正脈沖信號，由于Q1接成射集跟隨器形式，經三級管Q1射集產生的是同步脈沖信號，其輸入三級管Q2的基集，高電平時Q2導通電容充電，低電平截止時電容放電。電容反復充放電產生三角波，其周期與時鐘脈沖周期相同。放大器提供穩定電壓參考值， PNP型復合管Q6與放大器組成恒流源對電容充電。Q3也接成射集跟隨器，射集輸出與時鐘脈沖信號同步的三角波信號，經過RC積分電路產生具有正負脈沖形式的三角波信號。將陀螺輸出信號經過放大、濾波、教正后與三角波比較，從而產生調寬波控制極性開關給力矩器加電流。

1.2 SOPC系統的設計

SOPC系統實現對陀螺力反饋脈沖數的采集。SOPC (System on a Programmable Chip，片上可編程系統)是Altera公司推出的一種靈活、高效的解決方案。Altera公司的Quartus Ⅱ軟件提供了可編程片上系統(SOPC)的一個綜合開發環境，是進行SOPC設計的基礎。Quartus Ⅱ支持圖形界面設計和硬件描述語言VHDL設計，受文章篇幅限制和便于描述，原有的VHDL設計都已轉換為bsf格式，即可被工程文件直接調用的圖形符號。首先，在Quartus Ⅱ中創立工程文件，應用Quartus Ⅱ集成的SOPC Builder開發工具創建嵌入式處理器內核NIOS系統，指定目標FPGA和時鐘周期，然后添加到工程文件中。Nios Ⅱ嵌入式處理器包含三種內核：經濟的(Nios Ⅱ/e)、標準的(Nios Ⅱ/s)和快速的(Nios Ⅱ/f)內核，每種都針對不同的性能范圍和成本。使用Altera的Quartus Ⅱ軟件、SOPC Builder工具和Nios Ⅱ集成開發環境IDE，用戶可輕松地將Nios Ⅱ處理器嵌入到他們的系統中。Nios內核處理器及外圍電路的設計如圖3所示。

圖3 頂層文件設計

頂層文件設計了一個SDRAM時鐘系統和復位電路，該時鐘信號由FPGA內部PLL的來產生，可利用FPGA內部的PLL來產生一個內部時鐘信號，作為Nios Ⅱ處理器和分頻器的時鐘輸入。該系統設計了一個2 kB片內ROM存儲器(Onchip_ROM)用于存儲器代碼以及程序運行空間；1 kB片內RAM(Onchip_RAM)用于變量存儲(R/W數據)、Heap、stack等。FPGA內部其實沒有專用的ROM硬件資源，實現ROM的思想是RAM賦初值，并保持該初值，即是只讀的。ROM的內容在FPGA進行配置時一起寫入FPGA。添加的PIO外設包括時鐘信號(CP_48M)、使能信號(enable)、復位信號(reset)、七段碼驅動信號(show)、片選信號(sel)、小數點顯示信號(decimal)等。FPGA內部設計如圖4所示，共5個下層模塊：分頻模塊(dividedfre4)、防抖模塊(debounce)、計數模塊(fretest)、鎖存模塊(frelatch)、顯示模塊(display)。這5個下層模塊組成一個上層模塊。

圖4 FPGA內部設計

2 軟件部分設計

2.1 軟件流程圖

軟件流程圖如圖5所示。

圖5 軟件流程圖

2.2 軟件功能仿真

Altera公司的Quartus Ⅱ軟件提供了可編程片上系統(SOPC)設計的一個綜合開發環境，是進行SOPC設計的基礎。Quartus Ⅱ集成開發環境包括以下內容：系統級設計，嵌入式軟件開發，可編程邏輯器件(PLD)設計，綜合，布局和布線，驗證和仿真。利用Quartus Ⅱ進行的功能仿真結果如圖6所示。

圖6 軟件功能仿真示意圖

圖6中輸入被測頻率信號input=20 kHz，由局部放大圖可知，t=1 s時，閘門信號開啟，t=2 s時，鎖存計數值，顯示為2000 kHz。局部放大如圖7所示。

圖7 局部放大示意圖

結 語

由試驗仿真結果與實際電路中測的數據完全吻合，證明系統設計成功。而前提是動力調諧陀螺運行穩定，所以陀螺脈沖力反饋系統是設計中的重要環節。三角波產生電路是脈沖力反饋回路的核心和硬件調試環節中最需要重視的部分。

參 考 文 獻

［1］楊春玲，張輝.現代可編程邏輯器件SOPC應用設計［M］ .哈爾濱：哈爾濱工業大學出版社，2005.

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［6］李秀娟，劉憲偉，趙建平，等.基于Nios Ⅱ的SOPC系統開發與應用［J］.電子技術，2007(3):57-59.

注：本文中所涉及到的圖表、注解、公式等內容請以PDF格式閱讀原文。