８通道１０ｂ的Ｒ－Ｃ混合式ＳＡＲ ＡＤＣ的設計

摘 要：實現一個8通道10 b轉換精度的逐次逼近式(SAR)模擬-數字轉換器。在DAC的設計上采用新的電阻電容混合式的DAC的結構，和傳統的C-R式結構相比具有更小的面積。同時對比較器的設計進行了優化，采用一個三級級聯的準差分結構，并設計在傳統的前置預放和鎖存器級聯的理論基礎上，引入了交叉耦合負載，復位、鉗位技術，獲得了高精度和較低的功耗。

設計經HSPICE仿真結果證明有效，并采用013 μm CMOS工藝，分別采用25 V的模擬電源電壓和12 V的數字電源電壓供電，實現10位的精度。芯片面積為480 μm*380 μm，FF case 下功耗為054 mW。實現了超低功耗的ADC的設計。

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關鍵詞：模數轉換器;逐次逼近;準差分;比較器;IP核

中圖分類號：TN710 文獻標識碼：B

文章編號：1004-373X(2008)09-083-04

An 8-channel 10-bit R-C Hybrid Successive Approximation ADC

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PEI Xiaomin

(Xiangfan College，Xiangfan，441053，China)

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Abstract：An IP core of an 8-channel 10-bit SAR ADC is designed in this paper.An optimal Resister-Capacitor hybrid D/A structure based on their good qualities and disadvantage，this kind of D/A structure has smaller size than Capacitor-Resister hybrid structure.A comparator with resetting and clapping method on the basis of conventional preamplifier and flip-latch，which is consisted ofan quasi-differential structure is developed.

These proposed methods are validated by the result of simulation with HSPICE.Thedesign adopts 013 μm CMOS technology，operates with 2.5V analog power and 1.2V digital power supply.The simulation results show that this design can achieve 10-bit resolution.The area of IP core is 480 μm*380 μm，at FF case，Power Dissipation is 540μW.As a result，ADC design with low-power consumption and small area is implemented.

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Keywords：analog-to-digital converter;successive approximation;ISO-differential;comparator;IP core

逐次逼近ADC基于逐次逼近寄存器(SAR)，他采用一個比較器對輸入電壓和一個N位數/模轉換器(DAC)輸出進行比較，總共經過N次比較就可以得到最終的轉換結果。由于只采用了一個比較器，這種結構的模數轉換器的面積較小，功耗低，具有較高的性價比，是目前應用最多的轉換器類型。

1 SAR A/D轉換器的結構及轉換過程

逐次逼近型A/D轉換器包括采樣保持電路(Track/Hold)、比較器(comparator)、D/A 轉換器、逐次逼近寄存器(SAR)、時序產生及數字控制邏輯電路。

所設計的10位SAR ADC的基本的結構框圖如圖1所示。

該結構將模擬輸入電壓(VIN)保存在一個跟蹤/保持器中，N位寄存器被設置為中間值(即100…0，其最高位被置為1)，因此，數模轉換器(DAC)的輸出(VDAC)為參考電壓VREF的二分之一，再執行一個比較操作：如果VIN小于VDAC，比較器輸出邏輯低，N位寄存器的最高位清0；……