８通道１０ｂ的Ｒ－Ｃ混合式ＳＡＲ ＡＤＣ的設(shè)計

摘 要：實現(xiàn)一個8通道10 b轉(zhuǎn)換精度的逐次逼近式(SAR)模擬-數(shù)字轉(zhuǎn)換器。在DAC的設(shè)計上采用新的電阻電容混合式的DAC的結(jié)構(gòu)，和傳統(tǒng)的C-R式結(jié)構(gòu)相比具有更小的面積。同時對比較器的設(shè)計進(jìn)行了優(yōu)化，采用一個三級級聯(lián)的準(zhǔn)差分結(jié)構(gòu)，并設(shè)計在傳統(tǒng)的前置預(yù)放和鎖存器級聯(lián)的理論基礎(chǔ)上，引入了交叉耦合負(fù)載，復(fù)位、鉗位技術(shù)，獲得了高精度和較低的功耗。

設(shè)計經(jīng)HSPICE仿真結(jié)果證明有效，并采用013 μm CMOS工藝，分別采用25 V的模擬電源電壓和12 V的數(shù)字電源電壓供電，實現(xiàn)10位的精度。芯片面積為480 μm*380 μm，F(xiàn)F case 下功耗為054 mW。實現(xiàn)了超低功耗的ADC的設(shè)計。

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關(guān)鍵詞：模數(shù)轉(zhuǎn)換器;逐次逼近;準(zhǔn)差分;比較器;IP核

中圖分類號：TN710 文獻(xiàn)標(biāo)識碼：B

文章編號：1004-373X(2008)09-083-04

An 8-channel 10-bit R-C Hybrid Successive Approximation ADC

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PEI Xiaomin

(Xiangfan College，Xiangfan，441053，China)

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Abstract：An IP core of an 8-channel 10-bit SAR ADC is designed in this paper.An optimal Resister-Capacitor hybrid D/A structure based on their good qualities and disadvantage，this kind of D/A structure has smaller size than Capacitor-Resister hybrid structure.A comparator with resetting and clapping method on the basis of conventional preamplifier and flip-latch，which is consisted ofan quasi-differential structure is developed.

These proposed methods are validated by the result of simulation with HSPICE.Thedesign adopts 013 μm CMOS technology，operates with 2.5V analog power and 1.2V digital power supply.The simulation results show that this design can achieve 10-bit resolution.The area of IP core is 480 μm*380 μm，at FF case，Power Dissipation is 540μW.As a result，ADC design with low-power consumption and small area is implemented.

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Keywords：analog-to-digital converter;successive approximation;ISO-differential;comparator;IP core

逐次逼近ADC基于逐次逼近寄存器(SAR)，他采用一個比較器對輸入電壓和一個N位數(shù)/模轉(zhuǎn)換器(DAC)輸出進(jìn)行比較，總共經(jīng)過N次比較就可以得到最終的轉(zhuǎn)換結(jié)果。由于只采用了一個比較器，這種結(jié)構(gòu)的模數(shù)轉(zhuǎn)換器的面積較小，功耗低，具有較高的性價比，是目前應(yīng)用最多的轉(zhuǎn)換器類型。

1 SAR A/D轉(zhuǎn)換器的結(jié)構(gòu)及轉(zhuǎn)換過程

逐次逼近型A/D轉(zhuǎn)換器包括采樣保持電路(Track/Hold)、比較器(comparator)、D/A 轉(zhuǎn)換器、逐次逼近寄存器(SAR)、時序產(chǎn)生及數(shù)字控制邏輯電路。

所設(shè)計的10位SAR ADC的基本的結(jié)構(gòu)框圖如圖1所示。

該結(jié)構(gòu)將模擬輸入電壓(VIN)保存在一個跟蹤/保持器中，N位寄存器被設(shè)置為中間值(即100…0，其最高位被置為1)，因此，數(shù)模轉(zhuǎn)換器(DAC)的輸出(VDAC)為參考電壓VREF的二分之一，再執(zhí)行一個比較操作：如果VIN小于VDAC，比較器輸出邏輯低，N位寄存器的最高位清0； 如果VIN大于VDAC，比較器輸出邏輯高(或1)，N位寄存器的最高位保持為1。隨后，SAR的控制邏輯移動到下一位，將該位強(qiáng)制置為高，SAR控制邏輯將重復(fù)上述順序操作，直至最后一位。

圖1 模塊設(shè)計

2 系統(tǒng)功能的實現(xiàn)及各個模塊的設(shè)計

圖2描述了所設(shè)計的SAR ADC所有模塊。

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圖2 模塊設(shè)計

2.1 模擬輸入(Analog Input)

此模塊是對一8通道的輸入信號實現(xiàn)八選一的功能。S［2:0］是數(shù)字選通信號。因為數(shù)字部分的電源電壓為12 V，而模擬部分的Power Supply為25 V，所以在進(jìn)行選通之前須對S［2:0］進(jìn)行電平變換，level_shifter電路結(jié)構(gòu)如圖3所示。

圖3 level_shifter電路結(jié)構(gòu)

2.2 時鐘產(chǎn)生器(Clk Generator)

時鐘產(chǎn)生電路的結(jié)構(gòu)如圖4所示：他由幾個Buffer和4個相同的延遲單元組成。 CLK為主時鐘，產(chǎn)生的輸出CLK2A，CLK1A，CLKM，CLK1D，CLK2D依次有一定的延遲。這5個時鐘將送進(jìn)SAR邏輯，產(chǎn)生模擬塊采樣、保持、轉(zhuǎn)換、比較等工作時所需要的一些時序控制信號。

圖4 時鐘產(chǎn)生電路的結(jié)構(gòu)

2.3 D/A轉(zhuǎn)換器的設(shè)計

此設(shè)計中的DAC采用了一種新型的電阻電容混合的DAC的結(jié)構(gòu)，即按在同一電阻串上分兩級進(jìn)行按電壓按比例縮放方式來轉(zhuǎn)換，再把兩個轉(zhuǎn)換的結(jié)果經(jīng)兩電容按比例進(jìn)行電荷再分配，最終實現(xiàn)DAC的轉(zhuǎn)換。

整個DAC 電阻串分壓的結(jié)構(gòu)如圖5所示，共有8個電阻串串聯(lián)而成，每個電阻串的上下各有一個R/2電阻，中間有15個R電阻。整個電阻串共有127個R電阻串連、其上下各串一個R/2。解碼器的設(shè)計采取了兩級解碼的結(jié)構(gòu)，先經(jīng)由高七位D［9:3］分別控制兩級解碼器選通電阻串的一個節(jié)點進(jìn)行電壓輸出，即為VDA，但是這個電壓只是相當(dāng)于把D［9:0］右移3位后的轉(zhuǎn)換結(jié)果；而低3位的轉(zhuǎn)換結(jié)果是在D［2:0］控制下輸出為VLSB。最后需要一個8C:C的兩個電容再把高七位的電壓提升8倍。

圖5 一種優(yōu)化的D/A結(jié)構(gòu)圖

電阻串的輸出VLSB和VDA通過電容接入比較器的輸入端，比較器的設(shè)計采用了準(zhǔn)差分結(jié)構(gòu)。在比較器的另一輸入端接一組Dummy電容，此結(jié)構(gòu)既獲得差分結(jié)構(gòu)的優(yōu)點，又在一定的程度上減小了芯片面積，提高了其性價比。結(jié)構(gòu)如圖6所示。

圖6 采樣、轉(zhuǎn)換結(jié)構(gòu)

其中，采樣和保持電路嵌入在DAC之中，不作為一個獨立的電路。

采樣時：K1、K3都閉合，模擬輸入電壓VIN就被存儲在節(jié)點A11處，實際上是以電荷的形式存儲在輸入電容上。此時，SVOS=1，在SVOS的作用下直接對第五個節(jié)點進(jìn)行輸出。此時:



由式(1)，(2)，(3)分析得出比較器的兩個輸入端A11和A12的電壓差為：



ΔU=VA12-VA11 

=8*(VDA-VI(xiàn)N)+(VLSB-VLSB)

=8*［VI(xiàn)N-VREF1 024∑9i=0Di2i］

(4)



如果ΔU >0，則比較器輸出為1，否則輸出為0。

2.4 逐次逼近寄存器(SAR)和控制邏輯(SAR Control Logic)

SAR Control Logic 完全是數(shù)字邏輯，用來實現(xiàn)二進(jìn)制搜索算法，儲存轉(zhuǎn)換的中間結(jié)果，并為模擬塊產(chǎn)生控制信號，流程圖如圖7所示。

圖7 逼近流程圖

整過程包括四個階段：系統(tǒng)復(fù)位階段、采樣階段、保持階段、逐次逼近階段。 

系統(tǒng)復(fù)位后，前兩個周期用來采樣和保持輸入電壓，接下來的10個周期用來SAR算法和產(chǎn)生輸出結(jié)果。即完成一個模擬到數(shù)字的轉(zhuǎn)換共要12個時鐘周期，在第13個周期就一個得到10 b的輸出B［9:0］。

2.5 比較器(Comparator)的設(shè)計

比較器將模擬的輸入和D/A的輸出電壓進(jìn)行比較，比較結(jié)果輸入到SAR Control Logic模塊以完成二進(jìn)制查找算法。比較器的結(jié)構(gòu)如圖8所示。

圖8 比較器的結(jié)構(gòu)

必須采用兩級前置放大器來增加輸入比較器電壓的差值。前置放大器使輸入的變化足夠大，并且將其加到鎖存器的輸入端，這樣組合了電路的最佳特性。

(1) 前置放大器

圖9為前置放大器的電路結(jié)構(gòu)，RS與RS非兩個相反時鐘信號用來控制比較器的復(fù)位，在比較器的過程中把B11和B12的電壓使復(fù)位至相等，為比較做好準(zhǔn)備。為了獲得更高的工作速度，在兩輸出端之間還有兩個鉗位二極管。

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圖9 前置放大器

(2) 第三級比較器

第三級比較器的結(jié)構(gòu)采用可再生比較器，他是使用正反饋來實現(xiàn)兩個信號的比較。可再生比較器又可稱為鎖存比較器，其電路的拓?fù)浣Y(jié)構(gòu)見圖10。

圖10 鎖存比較器電路的拓?fù)浣Y(jié)構(gòu)

其中兩相非交疊時鐘Q1和Q2的波形如圖11所示。

圖11 時鐘信號Q1和Q2的波形

當(dāng)時鐘Q1為高時，比較器處于復(fù)位狀態(tài)，這時節(jié)點1和2被置成相等。接下來，當(dāng)Q1和Q2都為低時，通過M3和M4管再生。當(dāng)Q1為低、Q2為高時，比較的結(jié)果通過M5、M6、M7、M8、M9的作用輸出，并保存上述輸出狀態(tài)至下一個復(fù)位狀態(tài)。

3 版圖設(shè)計及仿真結(jié)果

(1) 版圖設(shè)計： 整個SAR ADC的版圖如圖12所示(Size480 μm * 350 μm)。

圖12 版圖示意

(2) 后仿結(jié)果

在FF case下的ENOB=101 b;SINAD=6259 db; SFDR=7011 db。總功耗為680 μW，總的泄漏電流小于02 μA。用仿真結(jié)果所畫的輸出代碼的FFT圖形如圖13所示。

圖13 用仿真結(jié)果所畫的輸出代碼的FFT圖形

4 設(shè)計總結(jié)

本設(shè)計采用013 μm CMOS工藝，分別用25 V的模擬電源電壓和12 V的數(shù)字電源電壓供電，實現(xiàn)了10 b的精度，經(jīng)HSPICE仿真結(jié)果證明設(shè)計有效。該設(shè)計實現(xiàn)了低功耗、小的芯片面積的SAR ADC的設(shè)計。

參 考 文 獻(xiàn)

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注：本文中所涉及到的圖表、注解、公式等內(nèi)容請以PDF格式閱讀原文。