天線效應的產生及修復

摘要：隨著現代半導體集成電路工藝的發展，柵的尺寸和氧化層的厚度越來越小，然而互連線的長度卻有增加的趨勢，這就造成了與之相關的天線效應越來越顯著。本文介紹了天線效應的原理，以及修復方法。

關鍵詞：天線效應；跳層；反偏二極管

中圖分類號：TP393文獻標識碼：A文章編號：1009-3044(2008)05-10ppp-0c

1 引言

在ASIC設計流程中，自動布局布線會產生天線效應，造成柵的擊穿。而且設計在檢查中可以通過后仿真驗證，但是流片出來后，會發現片子已經被擊穿，造成流片的失敗。事實上EDA工具在自動布局布線時可以有效的減少天線效應。如在使用Encounter時加載LEF文件，這個LEF文件中除了包含了DRC設計規則信息外，對于天線效應LEF文件中包含了門的面積、有效摻雜區面積、比率信息、二極管信息等。工具在布局布線的同時會計算天線效應的產生，并可以通過命令進行修復。在布線資源充足時天線效應問題基本可以自動布線解決。然而在實際設計中，總是想辦法降低成本，減小芯片的面積，布線資源捉襟見肘，總是會產生一些天線，此時我們就可以在布局布線完成后，在版圖編輯工具里對設計進行手工修復。

2 天線效應的產生及計算方法

小尺寸的MOS管的柵極與很長的金屬連線接在一起（圖1所示）。

圖1

在刻蝕過程中，這根金屬線有可能象一根天線一樣收集帶電粒子，升高電位，而且可以擊穿MOS管的柵氧化層，造成器件的失效。這種失效是不可恢復的。不僅是金屬連線，有時候多晶硅也可以充當天線。關于天線原理產生的微觀機制，已經有很了很成熟的研究[1，2，3，4] 。

計算天線效應的算法通常都是用與柵相連的金屬線或多晶硅的面積與MOS管柵面積的比值來計算的。可以用下式表示:

ωα/gα

ωα與gα分別為連線的面積和柵的面積；ratio是一個與工藝有關的常數。例如在文獻[5]中列舉了一種情況，ratio取值為290:1，當這一比值大于ratio時，我們就認為有可能產生天線效應。

在實際應用中，各個EDA工具的算法是不同的。根據要求和工藝的不同，可以分為TopMostOnly，Cumulative，Sum三種不同的模式。TopMostOnly模式下只考慮頂層金屬的有效面積；Cumulative模式下則是要分別求出頂層金屬和其下層金屬的對柵的比值然后求和；Sum模式下則要把頂層金屬及其以下所有相連的金屬面積求和，再求總的比值。Sum是最保守的算法，太保守就會用掉很多的布線資源，特別是布線資源很緊張的時候這種算法會帶來很多麻煩，一般用芯片生產廠家給出的是TopMostOnly模式。當然在router時可以考慮天線效應，以減少對柵極的破壞，但是這是以犧牲布線時間為代價的[6] 。

3 天線的修復

當在版圖中出現天線效應時可以有跳線和加反偏二極管兩種方法來解決。

3.1 向上跳層

圖2

圖3

連線是修改時多為這種情況。因為布線時較高層的布線資源要比低層的資源豐富，但有時存在天線效應的區域上層有block阻擋(block內部的不允許移動的)，此時可以選擇向下跳層。

3.2 向下跳層

圖3所示的為向下跳層，此方法不常用，因為較低層的資源相對緊張。 通常作為向上跳層的補充。若向上向下都沒有機會跳層，則可以選擇下一種方法。

3.3 加反偏二極管

圖4

注意二極管是反偏的，當電路在工作時，二極管是截止的，不會影響到電路的正常功能；只有當靜電高壓產生時，二極管導通，泄漏電流，保護柵極。

理論上增加柵的大小，和增加柵氧化層的厚度，也是可以防止靜電擊穿的，但現代COMS工藝的趨勢是柵的尺寸越做越小，溝道越來越短，而氧化層厚度通常為溝道的1/50到1/25之間[7]，也就是說增大柵的尺寸和增加氧化層的厚度都是不可能的。所以只有通過切斷與柵相連的互連線，或泄漏電流來實現對天線效應的解決。

4 結束語

可以看出在滿足當前工藝的條件下，要解決天線效應的癥結在于怎樣有效的把薄的柵氧化層和與之相連的互連線斷開。同時隨著CMOS工藝的發展，天線效應將變得更加突出。通過手工修改版圖的方法將變得更加復雜，這就要求IC設計者在布局布線時合理的設置約束和編寫LEF文件，以求最大限度的解決天線問題。

參考文獻：

[1]F.Shone et al.Gate oxide charging and its elimination for metal antenna capacitor in VLSI CMOS double layer metal technology[J].Symp VLSI Tech Dig Paper，1989:73-74.

[2]S.Fang，J.MeVittie.Thin-oxide damage from gate charging during plasma processing[J].IEEE Electron Device Lett.，vol.13，no， 5，May 1992:288-290.

[3]S.Fang， J.MeVittie.A model and experiments for thin oxide damage from wafer charging in magnetron plasmas[J].IEEE Electron Device Lett，vol.13，no.6，June，1992:347-349.

[4]H.shin， C.Hu.Thin oxide damage by plasma etching and processes[J].Proc， IRPS，1992:37-41.

[5]Rakkhit， Heiler， F.P，Fang，P Sander.Process induced oxide damage and its implications to device reliability of submicron transistors[J].Reliability Physics Symposium， 31st Annual Proceedings.， International， 23-25 March，1993:293-296.

[6]Shirota H， Sadakane T， Terai， M，Okazaki， K，A new router for reducing \"antenna effect\"[J].in ASIC design Custom Integrated Circuits Conference， 1998.， Proceedings of the IEEE 1998:601-604.

[7]William J.Bowhil，Frank Fox，Anantha Chandrakasan.Design of high-performance microprocessor circuits[J]:27-40.

收稿日期：2008-01-12

作者簡介：梁旗（1966-），男，電氣工程師，主要研究方向：電路與系統。