高速低消耗數字插值濾波器設計

中圖分類號：TN492 文獻標志碼：A

Abstract：In response to the issues of high hardware resource consumption and slow procesing speed associated with traditional digital interpolation filters，a design methodology basedonoperandresourcereuseis proposed to enhance digital interpolation flter performance.Building upon the foundation of a polyphase digital interpolation filter，this methodoptimizes the filter architecture to enable thereuseofcore computational resources， resulting in a significant reduction in circuit resources and power consumption.Anovel architecture filter proposed in this study is prototyped verified onan FPGA platform，and comparative analyses are conducted with traditional interpolation filters，multi-channel parallel interpolation filters，and polyphase interpolation filters.Theresults indicate that the improved filter requires 65 % fewer registers compared to the traditional structure， 73% fewer registers compared to the multi-channel parallel structure，and 28% fewer registers compared to the polyphase structure，respectively. The maximum operating clock frequency is increased by 129 % compared to the traditional structure and 13.8% compared to the multi-channel parallel structure.Moreover，power consumption is lower than thatof traditional structureand multi-channel paralle structure，making it more suitable for high-speedand lowpower consumption applications.

Key words： interpolation;digital filters;field programmable gate arrys （FPGA）;analog to digital converter; digital up-conversion

數字上變頻（digital up-conversion，DUC）早已成為高速高精度數模轉換器（digital-to-analog con-verter，DAC）的重要組成部分[1-4]，而高速、低功耗數字插值濾波器是數字上變頻的必然要求.受限于技術水平，單純通過高速端口實現高采樣率十分困難，電子系統通過集成數字插值濾波器[5-6就可以完成對外部輸入的低頻數字信號的升采樣處理，在不提高輸入端口速率的同時有效提高數據率，有效降低了DAC內核的高更新速率對輸入端口速率的要求.早在20世紀80年代，Vaidyanathan發表大量相關文章，推動了多速率數字信號處理的快速發展.隨后宗孔德于1996年在《多抽樣率信號處理》中對內插濾波進行了詳細介紹.要實現高倍數的插值，就需要高階數的濾波器，運算量隨之增大，實現該濾波器的難度也就越大.對于本身速率就較高的信號，在經過幾級的插值操作后，信號的采樣率可能會遠大于系統本身的工作時鐘頻率.這導致在工程實踐中，要實現插值濾波器愈發困難[8-.使用多路并行濾波結構可降低每一路濾波器工作頻率，有助于濾波器的實現，但該方法需要消耗大量硬件資源.采用多相濾波結構有助于在改變數字信號采樣率的同時降低實現難度，但對于需要高采樣率精度的場景，該結構并不適用.針對普通多相濾波采樣率精度不夠高的問題，研究人員也提出了基于多相濾波器組的信道化處理方法[11-12].該方法可以在多個不同帶寬的信道中處理被分解的高速率數據，但不同信道中的數據可能存在串擾，這也會增加實現高速濾波的難度和成本，因此在高速濾波時減少濾波電路的成本一直是主要研究方向.隨著多速率信號處理技術的迅速發展，為滿足復雜通信系統分數倍速率轉換的需求，當前研究多聚焦于不同種類多速率濾波器的級聯.例如，Renfors等[13提出了一種結合成型濾波器、半帶濾波器組和分數插值濾波器的結構，可實現帶寬可變多速率處理.曾濤等[14]設計了一個由基帶成型濾波器和多級半帶濾波器組成的濾波系統，在降低濾波器階數的同時保證了傳輸信號波形不受影響.謝海霞等5針對高階插值濾波器用單個濾波器難以實現的問題，提出一種由級聯積分-組合（cascaded integrator-comb，CIC）抽取濾波器、補償濾波器、半帶（halfband，HB）抽取濾波器和有限沖激響應（finiteimpulseresponse，FIR）濾波器組成的級聯組設計方案，該系統能夠實現輸人數據的128倍抽取功能.濾波器級聯組架構適用于當前復雜的通信系統，但級聯組中單個插值濾波器仍采用多路多相結構實現，對單個多速率數字處理濾波器結構進行優化和改進，可以直接提升濾波器級聯組架構的整體性能[16，并減少資源消耗

基于以上分析，本文針對傳統插值濾波器工作時鐘過高，硬件資源消耗大的問題，結合數字變頻的插值特性，以及FIR濾波器系數的特點對多相濾波器的乘法器資源進行復用，在最大限度保留多路多相結構插值濾波器速度優勢的基礎上，達到簡化硬件結構，顯著減少硬件資源的消耗的目的.通過分析和比較，該設計不僅有效解決了傳統插值濾波結構工作時鐘頻率過高的問題，而且針對常見的多相插值結構，節約了近一半的乘法運算資源.

1傳統數字插值濾波器

對于整數倍內插來說，數據的采樣率會在一次插值運算后提高.將一個采樣序列 x（i） 進行 N 倍內插，就需要在每兩個相鄰采樣點間插入 N-1 個點（一般為0），其中 i 為采樣點序號.得到插值后的序列可表示為：

對插值器輸出做 Z 變換可以得到式（2）：

將 z=e^iw 代入式（2），其中 w 為角頻率.可

得式（3）：

C（e^jw）=X（e^jwN）

由式（3）可以看出，對原采樣序列進行 N 倍內插之后，原信號的頻譜被 N 倍壓縮，此過程相當于在時域上對原序列做拓展，故采樣序列時域分辨率明顯提高.若信號采樣率提升到原采樣率的 N 倍，會導致插值后信號在頻域產生 N-1 個鏡像信號.因此要從內插后的信號中恢復出原始信號，須通過一個通帶帶寬為 π/N 的低通濾波器.

圖1為原始信號經內插后進行帶寬為 π/N 的低通濾波.其中， C^′（e^jw） 是插值后信號經濾波后恢復得到的原始信號的頻譜響應.考慮到有限沖激響應濾波器具有線性相位，而線性相位特性會導致濾波器系數具有對稱性，因此多速率數字信號處理中的濾波器常采用FIR結構.

2改進的插值濾波器

2.1多路并行插值濾波

圖2為傳統3倍插值濾波器，信號經過插值之后采樣率變為原來的3倍.

如圖3所示，傳統3倍插值濾波器在具體工作過程中，數據輸出時鐘clk_fast的頻率是數據輸入時鐘clk_slow的3倍，此時濾波器工作在高頻時鐘clk_fast下.圖3所示的3倍插值濾波器中，當時鐘頻率較低時并不會導致嚴重的問題.但若clk_slow的頻率為1000M 甚至更高，則時鐘clk_fast的頻率就要求在3000M 以上，電路工作頻率過高時，很容易出現時序違例，進而導致工作發生錯誤，且過高的時鐘頻率也意味著更大的功耗和噪聲.

多路并行插值濾波器可以降低濾波器工作時鐘頻率，有效彌補傳統插值濾波結構的缺點.多路并行3倍插值濾波器結構如圖4所示，其工作時序如圖5所示.同樣地，數據輸出時鐘clk_fast的頻率是數據輸入時鐘clk_slow的3倍，但此時濾波器是工作在低頻時鐘clk_slow下的.對比圖3和圖5可以發現，多路并行插值濾波器中，每一路濾波器產生輸出的頻率都是傳統結構的1/3，而最終的輸出data_out完全一樣.這意味著多路并行結構的工作時鐘頻率只需為傳統結構的1/3，就可以取得一樣的濾波效果.

2.2濾波器多相分解

濾波器的多相分解過程如下，假定FIR濾波器的沖激響應為 h（n） ，其 Z 變換見式（4）：

其中， s 為濾波器的系數個數.將式（4）展開，可以得到抽取濾波器的多相結構，見式（5）：

特別地，令：

式中： Φ_{;k=0，1，…，M^-1} ; =

則 H（z） 的多相分解可以表示為式（7）：

式中： P 為分相個數； M 為每一個相位中非零濾波器系數的個數； 就是分解出來的多相分量.同樣地，令 P=S/N ，就得到了插值濾波器的多相結構，見式（8）：

根據式（8）得到 N 相插值濾波器的結構如圖6所示.

多相分解使得運算發生在插值濾波器數據率較低的一端，極大降低了濾波器工作時鐘的頻率，減小了硬件在時序上的壓力，

2.3改進的數字插值濾波器

由于FIR濾波器的線性相位特性，其系數具有兩邊對稱的特點.以一個3倍FIR插值濾波器為例：[h₁，h₂，0，h₃，h₄，0，h₅，h₆，0，h₇，h₈，0，h₉，h₁₀，h_c，h₁₀，h₉，] （2 （204號

原始輸入數據插值過程如圖7所示，插值后數據率變為原來的3倍..

不難發現該3倍插值濾波器的輸出只有3種類型，這就是該濾波器3相分解，其中每一個相位分量擁有該濾波器的部分系數，合起來就是完整的濾波器系數.由于插值的緣故，某一時刻的輸出只與其中一個相位分量有關.第一相輸出只與最中間的濾波器系數 h_c 有關.第二相和第三相輸出所涉及的乘數因子是相同的，由于固定系數濾波器中乘數因子以硬件的形式固定在電路中，故對該多路并行插值濾波器中的乘法運算資源進行復用.最終得到改進插值濾波器結構如圖9所示.

3仿真及分析

采用VerilogHDL語言分別實現傳統插值濾波器、多路并行插值濾波器、多相插值濾波器及改進高速低消耗插值濾波器.選用Questasim仿真環境分別進行仿真，通過Matlab對插值濾波前后的數據進行頻譜分析.

改進插值濾波器仿真結果如圖10所示，輸出時鐘 的頻率為輸入時鐘clkin的3倍，輸出信號dout的采樣率也是輸入信號 din 采樣率的3倍.圖11為改進結構插值濾波器歸一化幅頻響應，歸一化頻率以每個樣本點的弧度（rad/sample）表示，單位為π?rad/sample ，如歸一化頻率為0.5，則每經過一個樣本，信號的相位變化為 0.5πrad. 根據信噪比（signal- P求出采樣點信噪比并做歸一化處理，其中 P_s 為信號功率， P_n 為噪聲功率.然后對改進插值濾波器灌入兩種不同頻點的信號進行測試，其輸入輸出數據的歸一化SNR見圖12＼～圖15.由于該濾波器輸出信號信噪比相較輸入基本不變且通帶內無旁瓣，說明濾波性能達到指標，其帶寬變為原來的3倍，產生2個由插值引起的鏡像信號，說明完成了3倍插值.

為了對4種結構插值濾波器的硬件資源消耗情況、功耗、最大工作頻率以及最壞時序路徑進行分析.選用Altera公司CycloneVSoC系列的器件5CSEMA5F31C6作為FPGA，并在Quartus軟件環境下對4種不同結構的插值濾波器進行綜合.

表1對比了4種插值濾波器硬件資源消耗情況，本文提供的改進結構對組合邏輯單元的消耗遠小于傳統結構、多路并行結構及多相結構.同時改進結構所占用寄存器數量較傳統結構減少315，下降比例為 65% ；較多路并行結構減少441，下降比例為 73% ；較多相結構減少64，下降比例為 28% 改進結構所占用自適應邏輯模塊（adaptivelogicmodule，ALM）的數量也明顯低于其他3種.結果表明，改進結構插值濾波器對于硬件資源的消耗較其他3種結構有較大幅度改善.

表2列出了4種結構不同時鐘頻率下的功耗情況.由于傳統結構具有最高的工作時鐘頻率，因此高時鐘翻轉率引起的高開關功耗導致其具有4種結構中最高的總功耗.雖然多路并行結構工作時鐘頻率不算高，但其巨大的硬件資源消耗，導致它的功耗也不低.多相結構在具有低頻工作時鐘的同時所消耗面積資源也很小，因此具有4種結構中最低的功耗.由于本文的改進結構在多路多相的基礎上對運算資源進行復用，導致其部分電路的工作時鐘頻率高于多相結構，因此其功耗僅略高于多相結構.50MHz運行頻率下與傳統結構相比減小 7% ，與多路并行結構相比減小 4%

表3給出了不同時鐘約束頻率下4種濾波器的最大工作頻率 F_max 及最壞時序路徑延時Slack，可知傳統結構插值濾波器的最大工作頻率明顯低于其他3種結構；多路并行結構的 F_max 與多相結構和改進結構接近； 30MHz 的時鐘約束頻率下，改進結構的最大工作頻率較傳統結構提升了 20.8MHz ，提升比例為 129% ；與多路并行結構相比提升了 4.47MHz ，比例為 13.8% 對應地，較高的工作時鐘頻率導致電路更難滿足時鐘約束，所以傳統結構具有最大的最壞時序路徑延時.同時由于改進結構濾波器使用更多的選擇器來實現運算資源的復用，改進結構插值濾波器的Slack較多相結構略微增大.

綜上所述，多路并行結構雖然有效降低了傳統結構的高工作時鐘頻率，但其資源消耗依然龐大，相比之下，多相結構在保持多路并行結構優勢的基礎上，顯著減少了資源消耗.本文提出的改進結構不僅克服了傳統結構在高工作頻率方面的限制，而且在時鐘性能上實現了比多相結構更進一步的提升，同時顯著降低了硬件資源的開銷.

4結論

本文提出了一種基于運算資源復用的改進數字插值濾波器，其在多相結構的基礎上對核心運算資源進行復用以避免不必要的硬件資源開銷.通過Questasim進行仿真后，用Matlab對插值濾波器的性能進行分析，并在Altera公司提供的型號為5CSEMA5F31C6的FPGA開發板上完成4種結構插值濾波器的電路實現，使用Quartus軟件分別對其進行綜合測試，并對4種結構的硬件資源開銷、功耗、最大工作頻率及最壞時序路徑進行分析對比.實驗結果表明：改進結構濾波器的最大工作時鐘頻率高于傳統結構、多路并行結構和多相結構，功耗也要低于傳統結構、多路并行結構，本文提出的改進插值濾波器保留了多路多相工作時鐘頻率低這一優點，明顯降低了硬件資源的消耗，更加適合高速高性能數據轉換器芯片的集成應用.

當前，該結構面臨的主要挑戰是其最壞時序路徑的延時問題.在未來的工作中，我們可以通過以下策略來優化這一問題：首先，對時序約束進行細致的調整；其次，考慮在關鍵路徑中引入寄存器，以降低組合邏輯的延時.這些方法有望有效減少最壞時序路徑的延時，從而提升整體性能.

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