0.15~5.8GHz超寬帶多功能鎖相環(huán)設(shè)計

中圖分類號：TN911.8 文獻(xiàn)標(biāo)志碼：A

Abstract：To meet the demands of communication base stations，radars，and other systems for high spectral purity local oscilator signals，an ultra wideband and multi functional phase-locked loop （PLL）chip was designed and implemented based on the 130 nm SiGe BiCMOS processAn of-chip test circuit system was also designed in conjunction with the chip’sapplication.The digital-controlled charge pump（CP）within the PLL chip can adjust crucial parameters such as loop bandwidth and system power consumption by controling the CP current.The wideband switchable frequency divider divides the fundamental wave signaloutput by voltagecontrolled oscilator （VCO）with diferent operating frequency bands and performance characteristics outside the chip in the feedback loop，achieving alocked output of thefundamental wave signal in the range of 1＼～5.8 GHz.At the same time，an independent frequency division system integrated within the chip further expands the locking bandwidth by dividing the VCO's fundamental wave signal output by1/2/4/8/16，covering the output oflow-frequency signals ranging from 0.15＼～1GHz below the fundamental wave signal band.Tape-out testing of this PLL chip demonstrates a phase noise of -105.8 dBc/Hz at 100kHz within the loop bandwidth for a fundamental wave output of 2.4GHz ，with a reference spur suppression of -86.12 dBc. Powered by 3.3V ，the chip can achieve a maximum phase detection frequency of 75 MHz and operate normally between -55^°C and +85^°C ， providing high spectral purity local oscillator signals.

Key words：phase-locked loop;bandwidth; charge pump;phase noise

現(xiàn)代無線通信、雷達(dá)系統(tǒng)、電子對抗等應(yīng)用領(lǐng)域中，鎖相環(huán)（phase-locked loop，PLL）系統(tǒng)起到至關(guān)重要的作用[1-2].鎖相環(huán)作為收發(fā)機(jī)系統(tǒng)的關(guān)鍵部件，為調(diào)制和解調(diào)等模塊提供本振信號，而相位噪聲和帶寬作為鎖相環(huán)的關(guān)鍵指標(biāo)直接影響著整個收發(fā)機(jī)系統(tǒng)的性能[3-4].鎖相環(huán)的相位噪聲對收發(fā)機(jī)系統(tǒng)高階調(diào)制中的比特誤碼率（biterrorrate，BER）和誤差矢量幅度（errorvectormagnitude，EVM）退化影響較大，限制系統(tǒng)的整體性能[5.根據(jù)香農(nóng)定理，通信速率主要受信道寬度和信噪比兩方面的影響.更寬的信道寬度可以獲得更高數(shù)據(jù)傳輸速率.低相位噪聲、多功能、超寬帶鎖相環(huán)芯片的實現(xiàn)，不僅可以滿足寬帶跳頻的技術(shù)需求，還可以進(jìn)一步節(jié)省收發(fā)機(jī)系統(tǒng)的功耗和成本，實現(xiàn)整個收發(fā)機(jī)的小型化、通用化.

如何在確保相位噪聲保持在較低水平、功能保持全面的同時，拓展鎖定帶寬，是一項技術(shù)挑戰(zhàn).文獻(xiàn)[6]設(shè)計的PLL提供了一種正交輸入輸出的分頻器，拓展了鎖定帶寬，但電荷泵無法數(shù)字控制，電流調(diào)節(jié)范圍小，帶有尾管結(jié)構(gòu)的分頻器引入靜態(tài)功耗，整體功耗為 135mW 文獻(xiàn)[7]提出了一種雙回路PLL，其功耗較低，但鎖定帶寬較窄，參考雜散抑制較差，只有 -49.42dBc ，功能較為單一，無法滿足廣泛應(yīng)用需求.文獻(xiàn)[8]提出了一種帶有數(shù)字模擬轉(zhuǎn)換器的PLL，可以克服電源電壓和溫度引起的頻率偏差，但鎖定帶寬較窄，僅為 1.8～2.5GHz ，且?guī)?nèi)噪聲較高.

本文針對超寬帶、低噪聲和靈活應(yīng)用的需求，基于 130nm SiGeBiCMOS工藝提出了一種鎖相環(huán)系統(tǒng).其中電荷泵電流可由數(shù)字信號控制調(diào)節(jié)，其輸出通過環(huán)路濾波器配合片外不同工作頻段和不同性能特點的壓控振蕩器（voltagecontrolled oscillator，VCO）使用.從而靈活調(diào)節(jié)環(huán)路帶寬、鎖定時間、系統(tǒng)功耗等性能指標(biāo)使環(huán)路工作在最佳的狀態(tài).在反饋回路中1/2/4三路可切換分頻器，可以對VC0輸出的1～5.8GHz 基波信號進(jìn)行分頻.芯片內(nèi)集成1/2/4/8/16獨立分頻器系統(tǒng)，同時對VCO的基波頻率進(jìn)行分頻輸出，可獲得低至 150MHz 時鐘信號，拓展了鎖定帶寬.在不使用時，可關(guān)閉該系統(tǒng)從而減小功耗.本芯片在兼具性能的同時，具有良好的穩(wěn)定性，可以在-55～85^°C 之間正常工作.

1電路設(shè)計

本文設(shè)計的鎖相環(huán)整體系統(tǒng)框圖如圖1所示，PLL芯片內(nèi)部包括的關(guān)鍵模塊有：鑒頻鑒相器（phasefrequencydetector，PFD）、電荷泵（charge

pump，CP）、可切換分頻器和可編程分頻器等.本節(jié)將對芯片內(nèi)部關(guān)鍵電路模塊進(jìn)行介紹.

1.1PFD和CP設(shè)計

本文的PFD結(jié)構(gòu)圖如圖2所示，其主體結(jié)構(gòu)由帶復(fù)位信號上升沿的D觸發(fā)器（dataflip-flop，DFF）、與門、反相器和傳輸門構(gòu)成.傳統(tǒng)D觸發(fā)器采用主從D觸發(fā)器結(jié)構(gòu)，速度較慢，本文則使用真單相時鐘（truesinglephaseclock，TSPC）結(jié)構(gòu)的D觸發(fā)器，來提高鑒頻鑒相器工作速度.通過仿真測試，該結(jié)構(gòu)最高可對 75MHz 頻率的信號鑒頻鑒相.PFD輸入為可編程分頻器分頻后的信號 f_div 和鑒相信號 f_ref 輸出UP、UPB和DN、DNB兩對差分信號，與電荷泵的輸入端口相連.

為了解決溝道長度調(diào)制效應(yīng)對CP失配的影響，加入運算放大器的方式被廣泛采納，文獻(xiàn)[10]提出了一種高性能電荷泵，改善了電荷泵的非理想效應(yīng).本文在此基礎(chǔ)上采用了差分源端開關(guān)型電荷泵，電荷泵的電流可以通過數(shù)字控制切換.電荷泵的整體結(jié)構(gòu)如圖3所示.

偏置電流 I_bias 由M1和M2復(fù)制到M6和M11上，M9＼～M14構(gòu)成了電荷泵主體結(jié)構(gòu)，M5＼～M8為鏡像支路.運算放大器的輸出端接在M7和M12的柵極，正負(fù)兩端分別連接S和OUT兩個節(jié)點，使S節(jié)點和OUT節(jié)點的電位保持一致.運放的兩級和輸出形成了正反饋和負(fù)反饋兩條支路，增強(qiáng)系統(tǒng)穩(wěn)定性，從而保證系統(tǒng)在 -55～85^°C 之間可正常工作.由于電荷泵工作過程中UP和DN關(guān)斷時間較長，引入電容C1用來補(bǔ)償正反饋回路，增加相位裕度.

圖4為電荷泵在 2.4mA 電流下充放電失配的仿真結(jié)果圖.從圖中可以看出 0.4～2.7V 輸出電壓之間電荷泵具有較低的失配.其中在 0.5～2.5V 輸出電壓之間最大電流失配比小于 0.2%

本文電荷泵的充放電管兩端并聯(lián)了I1＼～I(xiàn)4共8條充放電支路.當(dāng)電荷泵工作時所有導(dǎo)通支路的電流之和為電荷泵電流 I_cp ，這些支路帶有4位數(shù)字信號控制的開關(guān)，控制其導(dǎo)通或關(guān)斷，從而控制 I_cp 的大小.所設(shè)計的電荷泵電流 I_cp 可在 0.33～4.83mA 之間調(diào)節(jié).

1.2可切換分頻器設(shè)計

在反饋回路和獨立集成的分頻系統(tǒng)中均使用可切換分頻器結(jié)構(gòu).

反饋回路中的可切換分頻器，用于接收VCO輸出的基波信號，其為1/2/4三路可切換分頻器，如圖5所示.其中 1～2GHz 信號不進(jìn)行分頻從通道1直接輸出， 2～4GHz 信號經(jīng)過一個分頻單元2分頻后從通道2輸出， 4～5.8GHz 信號則經(jīng)過兩個分頻單元4分頻后從通道3輸出.獨立分頻系統(tǒng)中則設(shè)計了1/2/4/8/16五路可切換分頻器，結(jié)構(gòu)在圖5基礎(chǔ)上擴(kuò)展了8/16兩路分頻器，其功能是對VCO輸出的基波信號進(jìn)行分頻獲得更低頻率的信號，以拓展輸出帶寬.

由于進(jìn)入多路選擇器（multiplexer，MUX）的信號為正弦波且頻率較低，這種情況信號斜率偏小，后級電路難以處理，在多路選擇器電路和分頻器間增加了差分結(jié)構(gòu)的緩沖器（Buf將輸人信號放大的同時增加每條通道之間的隔離度.

可切換分頻器內(nèi)部分頻單元由寬帶、低功耗的電流模式邏輯（currentmodelogic，CML）鎖存器構(gòu)成，每個分頻單元可進(jìn)行2分頻，電流模式邏輯鎖存器的結(jié)構(gòu)如圖6所示，

本文設(shè)計的分頻器相較于文獻(xiàn)[11]中的傳統(tǒng)結(jié)構(gòu)移除了尾電流源，在降低功耗的同時節(jié)省了尾管的過驅(qū)動電壓，增加了電壓余量，避免了當(dāng)溫度引起電壓波動時MOS管進(jìn)入線性區(qū)無法正常工作.電路設(shè)計性能與自諧振頻率關(guān)系密切.當(dāng)輸入頻率為自諧振頻率2倍左右時，分頻器對輸入信號最靈敏，工作狀態(tài)最好.接下來分析CML分頻器的自諧振頻率. g_ms 和 分別為采樣對管M1、M2和鎖存對管M4、M5的跨導(dǎo)， R_L，C_L 為輸出端口的等效負(fù)載電阻和負(fù)載電容. s 為拉普拉斯變換參數(shù).鎖存器的增益 G_L 可以表示為下式：

級聯(lián)兩個鎖存器后環(huán)路增益 H_cml（s） 可表示為：

將式（1）代入式（2）后，令分母為零得出一對共軛復(fù)極點 ω_1，2 為：

由電路發(fā)生自激振蕩時，環(huán)路增益的極點位于區(qū)域的右半平面，得出自激振蕩頻率表達(dá)式：

由上式得出后級寄生電容和采樣對管的跨導(dǎo)都會影響分頻器的工作頻率，設(shè)計中主要調(diào)節(jié)采樣對管M1，M2的尺寸來調(diào)整分頻器工作的頻率.

圖7為可切換分頻器提取寄生參數(shù)后的瞬態(tài)仿真波形，上部為4分頻后信號波形，下部為 5GHz 輸入信號波形，虛線標(biāo)注為一個分頻工作周期.

1.3 可編程分頻器設(shè)計

信號經(jīng)過可切換分頻器后，進(jìn)人可編程分頻器為了處理較寬頻率范圍信號，本文基于PS計數(shù)器設(shè)計了帶有4/5amp;8/9兩款多模分頻器的可編程分頻器頻率較高時，使用8/9多模分頻器.

圖8為可編程分頻器結(jié)構(gòu)，RST為 s 計數(shù)器復(fù)位信號，MC為模式切換的控制信號： P 計數(shù)器的位數(shù)大于 s 計數(shù)器， P 計數(shù)器和 s 計數(shù)器同時開始計數(shù)時，MC為高電平，雙模分頻器進(jìn)行 N+1 分頻. P，S 開始遞減，由于 s 計數(shù)器位數(shù)小先遞減到0，此時MC變成低電平，雙模分頻器進(jìn)行 N 分頻，到 P 遞減為0時結(jié)束，分頻器輸出信號，結(jié)束一個工作周期的同時 P 計數(shù)器自身產(chǎn)生復(fù)位信號，并對 S 計數(shù)器復(fù)位.可編程分頻器的分頻比可寫為：

M=（N+1）S+N（P-S）=N?P+S

本文中兩種多模分頻器結(jié)構(gòu)如圖9所示，以4/5分頻器為例，當(dāng)MC輸入為低電平時，經(jīng)過反相器變?yōu)楦唠娖叫盘栠M(jìn)入或非門， D_p 始終保持低電平，電路中只有D1和D2工作進(jìn)行4分頻.當(dāng)MC為高電平時，經(jīng)過反相器變?yōu)榈碗娖剑珼3工作引入1個時鐘延時，從而進(jìn)行5分頻.

常見的雙模預(yù)分頻器可以通過同步或異步的方式擴(kuò)展基于觸發(fā)器的同步預(yù)分頻器獲得[12-13].本文在4/5分頻器的基礎(chǔ)上加入異步二分頻器組成8/9多模分頻器.當(dāng)MC為低電平進(jìn)行8分頻，MC為高電平進(jìn)行9分頻.

圖10（a）為4/5多模分頻器在 2GHz 輸入信號波形圖，圖10（b）中藍(lán)色波形為4/5分頻輸出信號波形圖，綠色階梯狀波形為MC控制信號波形，由此可看出在MC信號為高電平時4/5多模分頻器進(jìn)行5分頻，低電平時進(jìn)行4分頻.

2整體電路實現(xiàn)

電路使用 130nm SiGeBiCMOS工藝加工流片，顯微鏡下芯片如圖11所示，包括主要模塊PFD、CP、可切換分頻器、多模分頻器等.

其中片內(nèi)集成了低壓差線性穩(wěn)壓器（lowdropoutregulator，LDO），使芯片整體只需外部 3.3V 供電即可，分頻器輸出信號進(jìn)入可變增益放大器（variablegainamplifier，VGA），對輸出信號進(jìn)行放大.在PAD間加入了ESD保護(hù)電路提升芯片防護(hù)性能.整體芯片（不包含PAD）面積約為 1.8mm²

芯片測試圖如圖12所示，芯片所有PAD由30μm 金線鍵合到測試板上.芯片供電部分由3個LDO組成，分別為運算放大器、VCO和PLL，以提供不同電壓.數(shù)控信號通過排針輸入芯片內(nèi)部串行外設(shè)接□（serialperipheral interface，SPI），從而控制內(nèi)部模塊工作.芯片輸出的CP電流，經(jīng)過環(huán)路濾波器轉(zhuǎn)換為調(diào)諧電壓（ （V_tune） 控制VCO的頻率輸出，VCO輸出的基波信號進(jìn)人PLL的1/2/4三路可切換分頻器實現(xiàn)頻率鎖定，通過開關(guān)控制VCO信號是否進(jìn)入獨立分頻系統(tǒng)對基波信號進(jìn)行分頻輸出.其中虛線框內(nèi)運算放大器只有在 V_tune 較大時才需要引入.

此外，本文設(shè)計的數(shù)控電荷泵可結(jié)合環(huán)路濾波器對環(huán)路參數(shù)進(jìn)行靈活調(diào)節(jié).以二階環(huán)路濾波器為例，環(huán)路增益可表示為PFD、CP、濾波器、VCO和Di-vider傳遞函數(shù)的乘積：

式中： I_cp/2π 為PFD和CP的傳遞函數(shù)， F（s），K_vco/s 、1/N分別為濾波器、VCO和Divider的傳遞函數(shù).

計算環(huán)路帶寬 ω_c 時，令 H_loop（s）=1 ，求出對應(yīng)的頻率：

可以看出環(huán)路帶寬與CP電流 I_CP 電阻 R，VCO 的 K_vco 和系統(tǒng)分頻比 N 相關(guān)，對于PLL系統(tǒng)，輸入輸出頻率確定， N 也隨之確定， K_vco 在VCO設(shè)計完成后也確定下來，環(huán)路濾波器中電阻 R 調(diào)整也伴隨著電容 c 需要調(diào)整以保證零極點位置，所以最容易改變的參數(shù)就是 I_cP. 通過數(shù)控電荷泵充放電支路開關(guān)調(diào)節(jié)環(huán)路帶寬，從而調(diào)節(jié)鎖定時間.但過大的CP電流也會產(chǎn)生較大功耗，本文可以在這二者之間靈活權(quán)衡.

由于不同VCO的 V_tune 不同，使用寬帶VCO時 V_tune 通常較大，CP輸出電壓無法達(dá)到需求，可在VCO和環(huán)路濾波器間引入運算放大器.但運算放大器的性能指標(biāo)需滿足使單位增益帶寬（unitygainband-width，UGB）大于10倍環(huán)路帶寬參數(shù) ω_c^[14] 此外分別為芯片的基波輸出和分頻輸出設(shè)計了分頻后信號和基波信號兩條信號通路.

3芯片測試結(jié)果

配合IV00205-CQ4這款VCO，從芯片的雜散、相位噪聲和鎖定范圍3方面性能對設(shè)計的PLL芯片系統(tǒng)進(jìn)行測試.

芯片的雜散測試結(jié)果如圖13所示.當(dāng)芯片工作在 2.4GHz 時，使用 75MHz 的晶振提供參考信號，參考雜散在頻率偏移 75MHz 處，功率為 -74.02dBm ，輸出信號功率為 12.10dBm ，通過計算參考雜散抑制達(dá)到了-86.12dBc.

由于本文不集成VCO，對于芯片性能指標(biāo)來說帶內(nèi)噪聲更加重要，帶外遠(yuǎn)端噪聲主要由VCO決定.圖14（a）表明室溫下芯片工作頻率在 2.7GHz 時，芯片帶內(nèi) 200kHz 處相位噪聲達(dá)到 -103.5dBc/Hz 圖14（b）表明溫度升高到 85°C 時 200kHz 處相位噪聲為-102.3dBc/Hz ，僅比室溫狀態(tài)下惡化 1.2dBc 左右.整體相位噪聲沒有產(chǎn)生明顯惡化，測試結(jié)果表明，在不同溫度下可以輸出較為穩(wěn)定的鎖定信號.

圖15為芯片鎖定時輸出頻譜圖.芯片輸出2.4GHz基波時，內(nèi)部集成1/2/4/8/16獨立分頻系統(tǒng)開啟，對基波信號進(jìn)行16分頻，輸出 150MHz 分頻信號.

表1為本文的PLL與其他文獻(xiàn)PLL指標(biāo)對比，從表中數(shù)據(jù)可以看出本文在鎖定帶寬方面達(dá)到了0.15～5.8GHz ，相較于其他兩款設(shè)計得到了明顯的提升.其中文獻(xiàn)[15]具有較寬鎖定范圍，但功耗方面本文相較于它降低了約 40mW ，此外噪聲方面也得到了提升.文獻(xiàn)[16]在功耗方面低于本文，但本文在帶寬、雜散和噪聲方面優(yōu)勢明顯.

表1中，用品質(zhì)因數(shù)（figureofmerit，F(xiàn)oM）代表歸一化噪底.式（8）為FoM表達(dá)式.式中，PN取帶內(nèi) 100kHz 處的相位噪聲， f_out 為鎖定輸出頻率 ，f_PFD 為鑒相頻率.

4結(jié)論

本文以實際應(yīng)用為出發(fā)點，設(shè)計了一款鎖定帶寬為 0.15～5.8GHz 的鎖相環(huán)芯片.內(nèi)部可切換分頻器結(jié)合外部不同頻段、種類、性能特點的VCO，實現(xiàn)了超寬帶的基波鎖定輸出.通過可數(shù)控電流調(diào)節(jié)的源端開關(guān)型電荷泵來改善電流失配，提升了雜散抑制性能并可以靈活調(diào)節(jié)CP電流.內(nèi)部集成獨立分頻系統(tǒng)，對基波頻率最低可進(jìn)行16分頻.測試表明，在 1～5.8GHz 基波輸出帶寬內(nèi)，輸出參考雜散抑制低于 -80dBc ， 100kHz 處帶內(nèi)相位噪聲可低于-108dBc/Hz 1MHz 處低于 -120dBc/Hz 歸一化噪底達(dá)到了 -215dBc ，最大鑒相頻率為 75MHz 所設(shè)計的鎖相環(huán)芯片不僅性能優(yōu)良，而且功能全面，可應(yīng)用于通信基站、調(diào)頻連續(xù)波雷達(dá)等領(lǐng)域中.

參考文獻(xiàn)

[1] WANG ZP，MAKX，MAZL，et al. Areconfigurable injectionlocked LO generator with a wideband-harmonic-shapingclassF23VCO for multibands 5G mm-wave[J]. IEEE Transactions on MicrowaveTheoryand Techniques，2023，71（9）：4144-4157.

[2]夏慶貞，李東澤，常虎東，等．基于 90nm SOICMOS工藝的24GHz 信號發(fā)生器[J]．湖南大學(xué)學(xué)報（自然科學(xué)版），2020，47（6）：96-102.XIAQZ，LIDZ，CHANGHD，et al.24 GHz signal generatorbased on 9O nm SOI CMOS technology[J].Journal ofHunanUniversity（Natural Sciences），2020，47（6）：96-102.（inChinese）

[3] EL-HALWAGYW，NAGA，HISAYASUP，etal.A 28-GHz quadrature fractional-N frequency synthesizer for 5G transceivers withless than 1OO-fs jitterbased oncascaded PLL architecture[J]. IEEE Transactions on Microwave Theory and Techniques，2017， 65（2）：396-413.

[4] WAGNER E，SHANA’AO，REBEIZGM. Avery lowphasenoisetransformer-coupledoscillatorandPLLfor5G communicationsin 0.12 μm SiGeBiCMOS[J].IEEE Transactions onMicrowave Theoryand Techniques，2020，68（4）：1529-1541.

[5]OVEISI M，HEYDARIP.A study of BERand EVMdegradationin digitalmodulationschemesduetoPLLjitterandcommunicationlinknoise[J].IEEE Transactions on Circuits and Systems I： RegularPapers，2022，69（8）：3402-3415.

[6] HU A，LIU DS，ZHANG KF. A 0.03- to 3.6-GHz frequency synthesizerwithself-biasedVCOand quadrature-input quadrature-output frequency divider[J].IEEE Transactionson Circuits and Systems ⅡI：ExpressBriefs，2019，66（12）：1997- 2001.

[7]MOREIRA MB，RIVETF，DE MATOSM，et al． A（O.75-1.13）mWand（2.4-5.2）psRMSjitterinteger-N-based dual-loopPLLfor indoor and outdoor positioning in 28-nm FD-SOI CMOStechnology[J].IEEE Transactions on Circuits and Systems I：Express Briefs，2023，70（10）：3782-3786.

[8] HUANG S，LIU SB，ZHU Z M.A high-resolution 2-GHzfractional-NPLL withcrystal oscillatorPVT-insensitive feedbackcontrol[J]. IEEE Microwave and Wireless Components Letters，2018，28（3）：227-229.

[9] 黃勝．高性能CMOS頻率綜合器關(guān)鍵技術(shù)研究[D]．西安：西安電子科技大學(xué)，2019.HUANG S．Research on key technologies of high performanceCMOS frequency synthesizer[D].Xi'an：Xidian University，2019.（in Chinese）

[10］曾云，邱玉松，張鋒，等．10GHz低相噪擴(kuò)頻時鐘發(fā)生器的設(shè)計與實現(xiàn)[J]．湖南大學(xué)學(xué)報（自然科學(xué)版），2016，43（2）：109-114.ZENGY，QIUYS，ZHANGF，et al. Design and realization of10GHz lowphase noise spread spectrum clock generator[J].Journal ofHunan University（Natural Sciences），2O16，43（2）：109-114.（in Chinese）

[11]KUNDUL，MAITY S，NATHS，et al．A design approach forZigBee compatible CML-based 2/3 dual modulus frequencydivider[C]/2024 28th International Symposium on VLSI DesignandTest（VDAT）.September1-3，2024，Vellore，India.IEEE，2024：1-6.

[12]GU Q J，GAO Z.A CMOS high speed multi-modulus divider withretiming forjitter suppression[J].IEEE microwaveand wirelesscomponentsletters，2013，23（10）：554-556.

[13］姚艷.CMOS低相位噪聲寬帶鎖相環(huán)關(guān)鍵技術(shù)研究與芯片設(shè)計[D].南京：東南大學(xué)，2022.YAOY.Research on keytechnologiesand chip design ofCMOSlowphase noise broadband PLL [D].Nanjing：SoutheastUniversity，2022.（inChinese）

[14]錢煥裕，錢捷，盛偉新，有源環(huán)路低通中運放帶寬對相噪的影響[J].湖北大學(xué)學(xué)報（自然科學(xué)版），2021，43（5）：561-565，576.QIANHY，QIANJ，SHENGWX.Effect of operational amplifieronphase noise in active low-pass loop[J].Journal of HubeiUniversity（NaturalScience），2021，43（5）：561-565，576.（inChinese）

[15]WANGZH，ZHOUB.A3.37-7.18GHzwideband PLLwithmulti-core VCO in 180-nm CMOS [C]//2022 IEEE 4thInternational Conference on Circuits and Systems（ICCS）.September23-26，2022，Chengdu，China.IEEE，2022：135-139.

[16]KONG L，RAZAVI B.A 2.4-GHz RF Fractional- ?N SynthesizerWithBW=0.25 t_REF [J].IEEE Journal of Solid-State Circuits，2018，53（6）：1707-1718.