基于RNN的標準單元延時預測方法

DOI：10.13705/j. issn.1671-6841.2023213

A Standard Cell Delay Prediction Method Based on RNN

YOU Huiqing1，2.3， HUANG Pengcheng1，2， ZHAO Zhenyu1，2，WANG Bin ^1，2 ， XIANG Lingyun3 （1. College of Computer Science， National University of Defense Technology， Changsha 410o73，China; 2. Key Laboratory of Advanced Microprocessor Chips and Systems， National University of Defense Technology， Changsha 410073， China ; 3. School of Computer and Communication Engineering， Changsha University of Science and Technology，Changsha ，China）

Abstract： During the iterative optimization timing processfrom the post-routing to the sign-of stage，a significant time-cost issue was incurred due to the repetitive execution of static timing analysis. Therefore，a standard cellfeature extraction algorithm was devised and the standard cell delay prediction problem was modeled. Utilizing the recurrent neural network （RNN）as the foundation，the cell-delay prediction model （C-DPM）was constructed to delve into the nonlinear mapping relationship between standard cellcharacteristics and delay，facilitating rapid prediction of standard cell delay. To assess the delay prediction performance of C-DPM for diferent design modules under various process，voltage，and temperature conditions， experiments were conducted on six different design modules with sub- 30nm process. The experimental results revealed that the maximum average absolute error in delay prediction for C-DPM ranged from 0.519 ps to 1.310ps ，while the minimum average absolute error in delay prediction ranged from O.38O ps to 1.016 ps.This demonstrated that C-DPM could trade off minimal error for a reduction in time overhead，thereby accelerating the efficiency of physical design.

Key words：recurrent neural network； static timing analysis；machine learning；standard cell； delayprediction

0 引言

隨著摩爾定律的失效和晶體管尺寸的逐漸縮小，集成電路的物理設計變得越來越復雜。集成電路物理設計的復雜性帶來了設計成本、效率等方面的挑戰[1]。雖然靜態時序分析（static timing analy-sis，STA）工具可以利用計算機算法和模型來模擬電路中的時序傳播和延遲情況，以提供準確的時序分析結果。然而，由于先進工藝下電路的復雜性，進行準確的時序分析需要耗費大量時間。因此，如何加快時序收斂是一個關鍵問題。

近年來，神經網絡研究在許多領域取得了顯著的進展[2]。它具有強大的學習能力和模式識別能力，能夠從大量數據中提取復雜的特征和關系。因此，許多學者利用神經網絡對如何快速預測物理設計中的時序信息展開了研究[3]。但由于物理設計的流程復雜，現有研究并沒有覆蓋全面。例如，針對集成電路布線完成至確認階段，為了加快時序收斂，減少迭代優化次數，需要快速預估單元時序；針對全定制模式，需要對新單元的時序進行快速預估。本文在循環神經網絡（recurrentneuralnetwork，RNN）的基礎上提出了標準單元延時預測模型（cell-delaypredictionmodel，C-DPM），可以快速預測布線完成后的標準單元延時，從而減少迭代優化時序過程中進行STA的時間開銷，加快時序收斂。主要貢獻如下：（1）創新地提出利用RNN特性來深入挖掘學習單元特性與延時之間存在的非線性映射關系，從而解決布線完成后的單元延時預測問題。（2）在布線完成后的迭代優化時序過程中，利用C-DPM對替換或新增的標準單元進行延時預測，可以解決反復迭代的STA帶來的時間開銷過大的問題。（3）在多個設計模塊和不同工藝、電壓、溫度（process，volt-age，andtemperature，PVT）工藝角下進行多組實驗，實驗結果證明了C-DPM的普適性，C-DPM能夠在多種工程條件下都取得很好的延時預測效果。

1相關工作

在集成電路物理設計中，由于電路復雜性和時序要求的限制，物理設計往往是與邏輯設計一同迭代優化的，而時序優化過程中每次迭代都需要調用STA工具來確認延時信息是否符合時序約束，而STA伴隨著高昂的時間開銷[4］。因此，為了加快物理設計的效率，研究人員發掘了神經網絡在集成電路時序預測方面的潛力，通過快速預測物理設計中目標的時序信息，減少迭代優化過程中STA的次數。通過在大量的數據樣本上進行訓練，神經網絡可以學習到電路結構、布局布線、工藝變異等因素與時序之間的復雜非線性關系，從中提取出隱藏的模式和特征，并進行準確的延時預測。在此基礎上，研究人員利用神經網絡設計了多種針對物理設計不同階段的時序信息預測方法。例如，針對布局階段，文獻「5提出一種基于機器學習的方法，將線延時和門延時合并進行延時預測，同時該模型不區分驅動的不同輸入引腳以及上升/下降的不同時延，統一采用最差時延進行預測。針對時鐘樹綜合階段，文獻[6]和[7]利用統計學習和元建模方法預測時鐘功率和時鐘線長；文獻[8]則利用人工神經網絡（ar-tificialneuralnetwork，ANN）預測瞬態時鐘功耗。針對布線階段，文獻「9提出一種基于非樹形結構的構造電容和電阻圖的互連線時序預測方法，具有較好的實際意義。針對確認階段，文獻［10]提出了基于機器學習的增量式時序模型來減少工具差異，實現了確認時序工具之間的關聯；文獻［11］使用ANN和支持向量機進行建模，并使用混合代理模型，實現了基于非信號完整模式預測信號完整模式下的時序結果。

雖然現有的方法利用深度學習在物理設計時序信息預測領域取得了不錯的進展，但由于物理設計的步驟復雜，且每個階段對時序信息預測均有不同的需求。因此，針對某些物理設計階段的時序信息預測仍有可以深入挖掘研究的空間。通常，在布線完成至確認階段，對時序違例路徑的優化手段是依靠工程師的經驗來替換或者加人新的標準單元以實現時序收斂，而判斷優化后的時序路徑是否時序收斂，則需要重新消耗大量時間進行STA。迭代優化時序過程中，重復的STA帶來的高昂時間開銷嚴重降低了物理設計的效率。由于優化過程的主體對象是標準單元，因此可以通過研究對標準單元延時信息進行快速預測的方法，從而實現快速判斷時序是否收斂，避免迭代過程中重復的STA。

與現有的時序信息預測方法不同，本文聚焦于布線完成后的標準單元延時預測問題，對時序信息預測進行了更細粒度的研究，利用神經網絡對標準單元的延時進行快速預測。因此，本文將布線完成后的標準單元延時預測建模為回歸問題。首先設計了專用算法來提取其關鍵特征，隨后以RNN[]為基礎構建C-DPM，分別以標準單元最大、最小延時作為標簽進行訓練，以便可以使用訓練好的C-DPM實現對標準單元最大和最小延時的快速預測，從而避免布線完成至確認階段的迭代優化時序過程中重復進行STA，進而節省時序優化的時間開銷，提高物理設計的效率。

2 C-DPM的構建

在集成電路物理設計中，工程師在對布線完成后的時序違例路徑進行時序收斂優化時，往往會面臨如何快速預估優化效果的問題。為了繞過時間開銷過大的STA，實現優化效果的快速評估，通過研究該時序優化過程中標準單元的特性與其延時之間的非線性映射關系，基于RNN提出了C-DPM。C-DPM主要分為2個部分：特征提取模塊和標準單元延時預測模塊。其整體框架如圖1所示。

標準單元延時會受到輸出負載、輸入跳變等多種因素的影響，因此設計一個合理的算法對標準單元的關鍵特征進行提取，對于單元延遲預測的準確性至關重要。由于單元的特征除了其自身的面積、溝道長度、驅動能力等屬性外，主要還包括引腳的屬性，故將單元和其包含的引腳作為整體進行特征提取。在標準單元延時預測模塊，以RNN模型為主干網絡，由于標準單元的某些關鍵特征可能會在時間上延續影響對延時的預測結果，因此可以通過RNN的循環結構對標準單元的特性與延時之間的長期依賴關系進行提取。

2.1 特征提取模塊

特征提取模塊實現了對標準單元的關鍵特征與延時標簽的提取。具體來說，提取了標準單元的面積、溝道長度、驅動能力、閾值電壓、扇出，以及標準單元輸入和輸出引腳（pin）的最大和最小信號的過渡（transition）、電容、電阻等17個關鍵屬性作為標準單元的輸入特征。而時序優化需要考慮最悲觀和最樂觀情況下延時的大小，因此同時提取了該標準單元的最大延時和最小延時，分別作為標簽來訓練布線完成后標準單元最大延時預測模型和最小延時預測模型。

由于對寄存器到寄存器時序路徑的優化是布線階段至確認階段時序收斂優化過程的主體，并且在時序違例路徑優化過程中往往會存在高頻出現的被優化標準單元，因此以寄存器到寄存器時序違例路徑為基礎，抽取出時序違例路徑中所含的標準單元，進而提取其特征。

不同工藝角下時序違例路徑受到PVT條件的影響會出現很大的差異，因此同時對多個工藝角下時序違例路徑進行提取，去除重復路徑后得到時序違例路徑列表。標準單元的部分關鍵屬性以及標準單元的延時也會受到PVT條件的影響而產生變化，以時序路徑列表為基礎，通過同時在不同工藝角下提取標準單元的關鍵特征和延時標簽來研究不同工藝角對模型產生的影響，

考慮不同標準單元所包含的輸入、輸出引腳的數量可能不同，從而導致特征的長度不一致，因此取標準單元所含的所有輸入引腳中最大和最小的過渡、電容、電阻作為關鍵屬性。輸出引腳同理。具體的提取算法如下：首先利用電子設計自動化（EDA）工具提取設計中所有工藝角下不重復的時序違例路徑，其次對每條時序違例路徑提取出路徑中的所有標準單元，針對每個標準單元提取出單元的屬性以及單元的所有輸入、輸出引腳，再針對輸入、輸出引腳提取出對應所需的引腳的屬性。最后，將所有的屬性作為一個集合得到單元特征列表。

2.2標準單元延時預測模塊

為了挖掘布線完成后的標準單元特性與其延時之間存在的非線性映射關系，在利用特征提取算法提取到單元特性后，將其作為RNN模型的輸入，并以延時作為標簽信息，自動學習它們之間存在的隱藏關系，輸出經由RNN計算后得到的延時特征。由于RNN在處理計算時，計算序列中的當前輸出與前面的輸出是相關的，神經網絡會對前面的信息進行記憶并應用于當前輸出的計算之中，而標準單元的關鍵特征可能會在時間上延續影響對延時的預測結果。因此，可以對關鍵特征之間的關聯進行提取，進而加強對延時特性的映射關系。

具體來說，將提取出的標準單元特征作為RNN模型的輸入。假設 ±bx_t∈R^X 表示 Ψ_t 時刻的輸入， X 為輸入的維度。在正向傳播過程中， ±bx_tⁱ 表示 Φ_t 時刻某個樣本的第 i 維輸入，也就是隱藏層第 i 個神經元的輸人； ±bh_ι∈R^H 表示 χ_t 時刻隱藏層第 i 個神經元的輸出，H 為隱藏層的維度。

時刻隱藏層第 j 個神經元的輸入為

其中： W_ij 表示輸入層到隱藏層的權重矩陣； ±bU_sj 表示隱藏層上一次的輸出值作為本次輸入時的權重矩陣； ±bb_j^H 為隱藏層第 j 個神經元的偏置。

Ψ_t 時刻隱藏層第 j 個神經元的輸出為

隱藏層向量的計算過程如圖2所示。

χ_t 時刻輸出層第 k 個神經元的輸入為

其中： V_jk 表示隱藏層到輸出層的權重矩陣； ±bb_k^Y 為輸出層第 k 個神經元的偏置

Ψ_tΨ_t 時刻輸出層第 k 個神經元的輸出為

在經過RNN模型的計算之后可以得到最終的延時特征矩陣 ±bY_final ，隨后在RNN 模型之后設計了一個全連接層，其公式為

其中： ±bZ 為最終的延時預測結果；ReLU為激活函數；

dropout為隨機失活； V 為可學習的權重矩陣。

3實驗部分

3.1 實驗數據與參數設置

為了充分驗證所提模型的有效性，選取了在亞30nm 工藝下的6個設計模塊，包括4個公開的模塊Ethnet 、Leon3mp、B19 、Netcard以及2個工業設計模塊Design1和Design2。同時，為了驗證不同PVT條件對模型的影響，選取了5個PVT工藝角：工藝角1（ 125^°C ，rcworst，0.99V）、工藝角2（ 125^°C ，rcbest， 0.99V ）、工藝角 3（0°C ，cworst，0.99 V）、工藝角4（ 0‰ ，rcworst，0.99V）、工藝角5（ 0°C ，rcbest，0.99V）。對6個設計模塊均采用商用EDA工具完成布局布線與時序分析后，在5個PVT工藝角下利用特征提取算法對時序違例路徑上的標準單元特征進行提取。6個設計模塊中標準單元數量如表1所示。

在表2中，總單元數量表示該電路中總的標準單元數量，抽取單元數量表示以寄存器到寄存器時序違例路徑為基礎，抽取出時序違例路徑中所含的標準單元總數。由于每個設計模塊在布線階段結束后的時序收斂程度不同，可能會出現某個設計模塊的總單元數量較多，但時序違例路徑上的標準單元數量卻較少的情況。本文主要針對寄存器到寄存器的時序違例路徑上時序收斂優化過程的加速問題，因此選擇時序違例路徑上的標準單元作為實驗樣本，并不用所有標準單元作為數據集。同時，將EDA工具完成布線階段后STA的標準單元最大、最小延時分別作為標簽。由于集成電路工程實踐場景與常規的神經網絡訓練場景不同，在該場景下預測的目標范圍是固定的，因此并沒有采取神經網絡訓練過程中對數據集劃分的一般做法，而是在 80% 的樣本上進行訓練，在整個數據集上進行預測，

為了對比RNN模型的優越性，將主干網絡換為卷積神經網絡（convolutionalneuralnetwork，CNN）模型（ C-DPM_cNN ）進行了對比實驗。為公平起見，對CNN模型與RNN模型統一了主干網絡參數量和超參數設置。具體來說，在實驗中將學習率設置為 1× 10^-7 ，訓練批次大小為128，隨機失活率為0.3，Adam優化器的L2正則化權重為 1×10^-7 ，隱藏層網絡的輸人維度為32，激活函數采用ReLU。

3.2 度量標準

為了更好地對模型的預測效果進行評價，采用了平均絕對誤差（MAE）和決定系數 （R²） 。 MAE 表示真實值與預測值之間的絕對差值，可以準確反映實際標準單元延時預測誤差的大小。 R² 是指總離差平方和中回歸平方和所占的比重。 R² 越接近1，單元特征對延時預測值的解釋程度越高，表明延時預測回歸的擬合效果越好，觀察點在回歸直線附近越密集。 MAE 和 R² 的具體計算公式分別為

其中： y 為真實值； 為預測值； N 為樣本數量。

3.3實驗結果與分析

在5個PVT工藝角下，分別對C-DPM和C-DPM_cNN 進行了訓練，隨后對布線完成后標準單元最大延時預測和最小延時預測進行了實驗。表2和表3分別給出了C-DPM和 C-DPM_cNN 中不同設計模塊在5個工藝角下的平均絕對誤差和決定系數結果。

從表2和表3可以看出，C-DPM的最大延時預測的平均絕對誤差為 0.519ps～1.310ps ，最小延時預測的平均絕對誤差為 0.380ps～1.016ps 。在小設計模塊（Ethnet）中，C-DPM實驗效果最差，這可能是由于訓練數據不足，很難提取到單元特征與延時之間的映射關系?？偟膩碚f，當模塊的單元數量級越大時，C-DPM對于最大延時和最小延時的預測效果越接近于 1ps/0.7 ps 的誤差，同時 R² 指標也越接近于1，表明模型的擬合效果越好。此外，從表2和表3還可以看出，PVT工藝角對C-DPM的影響并不明顯，也就是說，C-DPM可以很好地適應各種工藝角條件，對不同PVT工藝角條件下的標準單元延時均能進行準確預測。

值得注意的是，對比C-DPM和 C-DPM_cNN 的實驗結果可以發現，在不同設計模塊和PVT工藝角條件下，C-DPM的表現均優于 C-DPM_cNN ，這表明RNN能更好地提取出某些關鍵特征在時間上的延續影響，從而提取出更有效的延時特征，使得模型效果更佳。圖3為5個工藝角條件下C-DPM對Design1的最大延時預測回歸擬合。可以看出，在5個工藝角條件下，C-DPM對Design1的建立時間延時預測點十分緊湊地擬合在回歸直線附近。但隨著延時的增大，預測點也隨之分散，表明C-DPM在延時值較低時能達到更好的預測效果。這可能是由于較大的延時值過于稀疏，底層分布特征漂移，從而使得模型在大延時值預測時效果略顯不足。

在實際物理設計工程中，工程師完成布線后，為了實現時序收斂，可以依靠其經驗對時序違例路徑進行標準單元替換或加入新的標準單元，隨后可以利用C-DPM對優化后的時序路徑是否符合時序約束進行預估。選取了Design2中保持時間違例的一條路徑進行了演示。電路優化前后示意圖如圖4所示。按照經驗在該條時序違例路徑上替換了2個單元，同時插入了1個新單元，以此提高路徑延時，滿足保持時間約束。為了保證在最樂觀的情況下仍能滿足約束，對單元的最小延遲進行了預測，電路優化前后單元最小延時預測結果如表4所示。可以看出，C-DPM對于單元延時的預測誤差能保持在一個非常小的范圍內。通過對單元延時的準確預估，工程師可以快速判斷該次優化操作是否有效，從而加速整個時序收斂優化過程，減少迭代優化過程中冗余的STA操作帶來的時間開銷。

4結語

本文聚焦于布線完成至確認階段對時序收斂優化過程加速的問題，提出了C-DPM來對標準單元延時進行快速預測。實驗結果表明，C-DPM能適應不同PVT工藝角條件下的標準單元時序預測，對單元數量級大的物理設計模塊有著更穩定的預測效果。與現有方法相比，在實際物理設計工程應用中，C-DPM的標準單元延時預測結果能夠指導工程師快速預估布線完成后時序優化操作是否有效，減少迭代優化過程中進行STA的次數，縮小時間開銷，加快物理設計速度。未來，將繼續深人研究提升電路延時預測準確率以及預測速度的方法。

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