基于非均勻量化的極化碼ＳＣＬ 譯碼器ＦＰＧＡ 實現

摘 要：針對現有均勻量化的連續消除列表（Ｓｕｃｃｅｓｓｉｖｅ Ｃａｎｃｅｌｌａｔｉｏｎ Ｌｉｓｔ，ＳＣＬ）譯碼算法中存儲資源消耗大、布線延遲高的問題，提出了一種采用５ ｂｉｔ 非均勻量化方案的ＳＣＬ 譯碼算法。該算法保留均勻量化中的對數似然比（Ｌｏｇ-Ｌｉｋｅ-ｌｉｈｏｏｄ Ｒａｔｉｏ，ＬＬＲ）迭代計算方法，采用５ ｂｉｔ 非均勻量化ＬＬＲ，在ＬＬＲ 計算模塊中設計查找表（Ｌｏｏｋ-Ｕｐ-Ｔａｂｌｅ ，ＬＵＴ）轉為６ ｂｉｔ 均勻量化ＬＬＲ 用于計算。仿真結果表明，提出的５ ｂｉｔ 非均勻量化ＳＣＬ 譯碼相比于６ ｂｉｔ 均勻量化ＳＣＬ 譯碼器，在碼率Ｒ ＝ １ ／ ２、列表寬度Ｌ ＝ ２ 和Ｌ ＝ ４ 時，誤幀率（Ｆｒａｍｅ Ｅｒａｓｕｒｅ Ｒａｔｅ，ＦＥＲ）性能損失在０． １ ｄＢ 以內。在硬件資源消耗方面，與６ ｂｉｔ 均勻量化譯碼器相比，５ ｂｉｔ 非均勻量化方案譯碼器在Ｌ ＝ ２ 時觸發器（Ｆｌｉｐ-Ｆｌｏｐ，ＦＦ）和塊隨機存取存儲器（Ｂｌｏｃｋ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ，ＢＲＡＭ）存儲資源消耗分別減少了１０． ９％ 和２２％ ，吞吐量增加了２４％ ；Ｌ ＝ ４ 時ＦＦ 和ＢＲＡＭ 分別減少了１０％ 和１８． １％ ，吞吐量增加了１７． ５％ 。

關鍵詞：極化碼；連續消除列表譯碼；非均勻量化；現場可編程邏輯門陣列

中圖分類號：ＴＮ９１１ 文獻標志碼：Ａ 開放科學（資源服務）標識碼（ＯＳＩＤ）：

文章編號：１００３－３１１４（２０２４）０６－１２００－０９

０ 引言

Ａｒｉｋａｎ［１］提出的極化碼是第一個被證實的可實現信道容量的編碼方案，用于實現二進制輸入離散無記憶信道的對稱容量，同時具有顯式構造。它具有規則的遞歸結構，可以用低復雜度的編碼和解碼算法實現。然而，傳統的連續消除（Ｓｕｃｃｅｓｓｉｖｅ Ｃａｎ-ｃｅｌｌａｔｉｏｎ，ＳＣ）譯碼算法在碼長有限長下的性能并不令人滿意。針對該問題，學者已經做了大量的研究，引入更加復雜的譯碼算法，以提高其性能，如連續消除列表（Ｓｕｃｃｅｓｓｉｖｅ Ｃａｎｃｅｌｌａｔｉｏｎ Ｌｉｓｔ，ＳＣＬ）譯碼算法［２－３］、連續消除堆棧譯碼算法等［４］。對于實際應用，文獻［５－７］研究了ＳＣ 譯碼器的硬件實現架構，并提出了樹型、線型、重疊型、半平行４ 種硬件架構，其中樹型結構常用于流水線設計，而半平行結構將高度并行的運算用有限的計算單元進行拆分計算，具有最大的資源復用率。文獻［８］研究了基于對數似然比（Ｌｏｇ-Ｌｉｋｅｌｉｈｏｏｄ Ｒａｔｉｏ，ＬＬＲ）的ＳＣＬ 譯碼方案，同時設計了ＳＣＬ 譯碼器的硬件實現架構。

量化方案的設計是極化碼譯碼器硬件實現中的一個關鍵問題。為了實現低復雜度、高吞吐量的極化碼譯碼器，許多學者進行了大量的量化方案研究。文獻［９］分析了極化碼量化對譯碼性能產生的影響，發現極化碼對量化具有魯棒性。文獻［１０－１２］基于優化等效信道容量、最大截止速率和均方誤差設計了３ 種不同的均勻量化器，并表明６ ｂｉｔ 均勻量化ＳＣ 譯碼器可以接近浮點數ＳＣ 譯碼器的譯碼性能。文獻［１３］提出了適用于ＳＣＬ 譯碼器的ＬＬＲ 與路徑度量值（Ｐａｔｈ Ｍｅｔｒｉｃｓ，ＰＭ）均勻量化方案，在ＬＬＲ 取６ ｂｉｔ 量化，ＰＭ 取８ ｂｉｔ 量化的情況下，與浮點數譯碼對比所產生的性能損失可以忽略不計。文獻［１４］引入了應用于非均勻量化壓縮函數與截斷閾值，提出了８ ｂｉｔ 非均勻量化的方案。文獻［１５］提出了一種２ ～４ ｂｉｔ 非均勻量化的ＳＣ 譯碼算法，用于類似于閃存、物聯網等不需要高譯碼精度的場景。目前，在大多數研究中對于ＬＬＲ 的量化均采用６ ｂｉｔ均勻量化，而在實際硬件設計中，６ ｂｉｔ 均勻量化的ＬＬＲ 值在各個模塊之間進行傳輸與存儲，仍然會導致譯碼器關鍵路徑存在較大延遲，存儲資源開銷較大等問題。

針對現有的問題，本文提出了一種６ ｂｉｔ 均勻量化與５ ｂｉｔ 非均勻量化相互轉換的量化方案。在譯碼器內部，ＬＬＲ 以５ ｂｉｔ 非均勻量化的方式進行傳輸和存儲，而在ＬＬＲ 計算模塊中，將５ ｂｉｔ 非均勻量化ＬＬＲ 轉為６ ｂｉｔ 均勻量化ＬＬＲ 再用于計算。通過提出的量化方案，在最小化譯碼性能損失的同時，顯著減少了硬件存儲資源的消耗，并提高了譯碼器的吞吐量。

１ 極化碼原理

１． １ 系統模型

本文的系統模型如圖１ 所示，由發送端、信道、接收端三部分構成。在發送端，用戶需要發送的信源信息ｕC 經過非系統極化碼編碼器編碼獲得編碼碼字ｘＮ１ ＝｛ｘ１，ｘ２，…，ｘＮ｝，編碼碼字通過二進制相移鍵控調制后產生符號向量ｒＮ１ ＝｛ｒ１，ｒ２，…，ｒＮ｝。編碼后的符號向量ｒＮ１ 通過加性高斯白噪聲（ＡｄｄｉｔｉｖｅＷｈｉｔｅ Ｇａｕｓｓｉａｎ Ｎｏｉｓｅ，ＡＷＧＮ）信道進行傳輸，在接收端得到初始信號ｙＮ１ ＝ ｛ｙ１，ｙ２，…，ｙＮ｝，經過解調后得到初始浮點數表示形式的信道ＬＬＲ 值ＬＮ１ ＝ ｛Ｌ１，Ｌ２，…，ＬＮ｝，再經過ＬＬＲ 量化器得到量化后的信道ＬＬＲ 值Ｌ＾ Ｎ１ ＝｛Ｌ＾ １，Ｌ＾ ２，…，Ｌ＾ Ｎ｝，最后經過極化碼譯碼器解出用戶端發送信息ｕ＾ C。

１． ２ 極化編碼

極化碼是一種利用信道極化現象構造的（Ｎ，Ｋ）線性分組碼。通過信道聯合與信道分裂，Ｎ 個子信道的信道容量呈兩極分化的趨勢，挑選出Ｋ 個信道容量最大的子信道作為信息位C，用于傳輸用戶需要傳輸的信息ｕC，剩余的Ｎ－Ｋ 位為凍結位CＣ，用于傳輸已知的信息０ 或１。利用固定的編碼矩陣ＧＮ對信源信息ｕＮ１ ＝（ｕ１，ｕ２，…，ｕＮ）進行編碼，獲得編碼碼字：

式中：ｎ＝ｌｂ Ｎ，Ｆ?ｎ 為二階極化核Ｆ＝ １ ０y１ １r 的 ｎ 階克羅克內積。

采用均勻量化的ＳＣＬ 譯碼器在ｑ ＝ ６ ｂｉｔ 時，與浮點數譯碼器相比誤幀率（Ｆｒａｍｅ Ｅｒａｓｕｒｅ Ｒａｔｅ，ＦＥＲ）性能幾乎一致，但６ ｂｉｔ 的ＬＬＲ 量化寬度在硬件實現中仍然會消耗大量的存儲資源，制約著布線延遲，影響譯碼器吞吐量的提升。因此減小ＬＬＲ 量化位寬，有效降低硬件復雜度的同時保持與６ ｂｉｔ 均勻量化方案相近的性能，是定點量化方案設計的關鍵目標。本文基于文獻［７］中的符號－數值型ＬＬＲ表示形式提出一種５ ｂｉｔ 非均勻量化的方案，在不改變原有均勻量化的整體硬件架構與迭代計算公式的前提下，使用５ ｂｉｔ 非均勻量化方案的ＬＬＲ 作為譯碼器內部傳輸、存儲與更新的信息，可以大幅降低存儲資源消耗、提升吞吐量，同時保持與６ ｂｉｔ 均勻量化方案幾乎一致的性能。其中，６ ｂｉｔ 均勻量化轉５ ｂｉｔ非均勻量化查找表（Ｌｏｏｋ-Ｕｐ-Ｔａｂｌｅ，ＬＵＴ）如表１ 所示，參考Ａ 律１３ 折線壓縮方式，同時結合高斯近似信道構造結果，將６ ｂｉｔ 均勻量化后的數值絕對值［０，３１］分為不均勻的４ 個區間［０，３］、［４，７］、［８，１５］、［１６，３１］，并對這４ 個區間分別按照１、１、１ ／２和１ ／４ 的比例進行縮小。

而５ ｂｉｔ 非均勻量化轉６ ｂｉｔ 均勻量化ＬＵＴ 如表２ 所示，采用與６ ｂｉｔ 均勻量化轉５ ｂｉｔ 非均勻量化相反的操作，將該非均勻量化的數值絕對值［０，１５］等分為４ 個區間［０，３］、［４，７］、［８，１１］、［１２，１５］，并分別按照１、１、２ 和４ 的比例進行區間擴充。均勻量化與非均勻量化轉換均采用ＬＵＴ 進行實現，其中一位符號位不參與ＬＵＴ 運算。

３ ＳＣＬ 譯碼器硬件設計與實現

在硬件實現中，經典的ＳＣ 類譯碼器的典型硬件結構為：ＦＦＴ 結構、樹型結構、線型結構、半平行結構，其中半平行結構的資源復用率最高。為了降低ＳＣＬ 譯碼器的硬件復雜度，本文采用半平行譯碼結構，實現碼長Ｎ ＝ １ ０２４，碼率Ｒ ＝ １ ／２，并行路數Ｐ＝６４ 的ＳＣＬ 譯碼器。

譯碼器的整體結構包括以下模塊：數據預處理模塊、ＬＬＲ 計算模塊、ＬＬＲ 量化轉換模塊、部分和更新模塊、路徑處理模塊、ＬＬＲ 存儲單元和控制模塊，如圖２ 所示。在譯碼開始前，數據預處理模塊需要對串行輸入的ｑ ｂｉｔ 信道ＬＬＲ 做并行化預處理，每２Ｐ 個信道ＬＬＲ 值并行處理為一個位寬為２Ｐｑ 的并行信道ＬＬＲ 值，并存入寬度為２Ｐｑ、深度為Ｎ／ （２Ｐ）的信道ＬＬＲ ＲＡＭ 中作為初始化信道ＬＬＲ 值。譯碼開始時，首先，ＬＬＲ 計算模塊根據輸入的信道ＬＬＲ值與凍結位信息，計算得到內部ＬＬＲ 值并存儲至內部ＬＬＲ 存儲單元；然后，路徑處理模塊根據計算得到的內部ＬＬＲ 值進行判決并計算ＰＭ 值，再對ＰＭ值排序得到Ｌ 條保留子路徑序號；最后，部分和更新模塊根據保留子路徑序號交換各條路徑部分和并執行部分和更新操作。重復上述操作，直至完成最后一比特譯碼，輸出ＰＭ 值最小的路徑作為最終譯碼結果。

３． １ 內部ＬＬＲ 存儲單元

對于ＳＣＬ 譯碼過程中每條路徑產生的內部ＬＬＲ 值，都使用兩個雙端口ＳＲＡＭ１ 和ＳＲＡＭ２ 進行存儲，每個ＲＡＭ 的寬度為Ｐｑ，深度為ｌｂ Ｐ ＋Σｌｂ Ｎ－１ｉ ＝ ｌｂ Ｐ＋２２ｉ－ｌｂ Ｐ－１ ＋ １，可以同時進行讀出和寫入。對于大于ｌｂ Ｐ＋１ 的層級，Ｐ 個處理單元（Ｐｒｏｃｅｓｓｉｎｇ Ｅｌｅｍｅｎｔ，ＰＥ）需要分多個時鐘完成該層級的ＬＬＲ 計算，需要分別存儲至ＳＲＡＭ１ 和ＳＲＡＭ２ 中，而對于其他層級，只需存儲至ＳＲＡＭ１ 中即可。以Ｎ＝８、Ｐ＝２ 的半平行結構ＳＣ 譯碼器為例，ＬＬＲ 存儲單元的存儲結構如圖３ 所示。首先，從Ｓ ＝ ３ 層開始讀取ＬＬＲ，讀取分為兩個時鐘完成，第一個時鐘，讀取信道ＬＬＲＳＲＡＭ 中的４ 個ＬＬＲ 值，計算得到兩個ＬＬＲ 值，存儲到內部ＬＬＲ ＳＲＡＭ１ 中；第二個時鐘，讀取信道ＬＬＲ ＳＲＡＭ 中剩余的４ 個ＬＬＲ 值，計算得到兩個ＬＬＲ 值并存儲到內部ＬＬＲ ＳＲＡＭ２ 中。然后，讀取Ｓ＝２ 層ＬＬＲ 值，從內部ＬＬＲ ＳＲＡＭ１ 和ＳＲＡＭ２ 中分別讀取兩個ＬＬＲ 值，輸入兩個ＰＥ 進行計算，得到兩個ＬＬＲ 值并存儲至內部ＬＬＲ ＳＲＡＭ１ 中。最后，讀取Ｓ＝１ 層ＬＬＲ 值，從內部ＬＬＲ ＳＲＡＭ１ 和ＳＲＡＭ２分別讀取兩個ＬＬＲ 值，但內部ＬＬＲ ＳＲＡＭ２ 對應的位置為初始化０ 值，不影響計算結果，此時計算結果為頂層ＬＬＲ 值，用于路徑度量值的計算和判決。

３． ２ ＬＬＲ 計算模塊

為了保證譯碼器各條路徑的并行計算，半平行譯碼結構ＳＣＬ 譯碼器ＬＬＲ 計算模塊中每條路徑都包含一個ＰＥ，每個ＰＥ 由Ｐ 個符號－數值型ＰＥ 組成，能夠同時執行式（８）中ｆ 函數和式（７）中ｇ 函數的計算。ＰＥ 的輸入信號包括ｆ 函數使能信號ｆ＿ｅｎ、左節點的譯碼值ｕ＾ｉ－１ 和兩個ＬＬＲ 值ＬＬＲ＿ａ 和ＬＬＲ＿ｂ，其中，ＬＬＲ 值以１ ｂｉｔ 的符號位ｓｇｎ 和ｑ－１ ｂｉｔ 的數值位ｄａｔａ 輸入到ＰＥ 中，并以相同的形式進行ＬＬＲ 輸出。在ＬＬＲ 計算過程中，ｇ 函數的計算中有可能會產生數據溢出，對數據的溢出處理方式使用最大化處理。符號－數值型ＰＥ 結構如圖４ 所示。

３． ３ 路徑處理模塊

在ＬＬＲ 計算模塊執行ＬＬＲ 計算到第０ 層后，使用式（９）對２Ｌ 條路徑的路徑度量值進行計算。為了保證實時性，路徑度量值的存儲采用寄存器進行存儲，方便存儲與讀取。同時路徑度量值采用ｌｂ Ｎ＋ｑ ｂｉｔ 的量化方案，確保不會因為ＰＭ 溢出而導致譯碼損失。２Ｌ 條路徑的路徑度量值ＰＭ 計算結束后需要對其進行排序，本文使用并行全比較排序器對２Ｌ 條路徑排序，該排序器具有高并行度、低延遲的特性，包括比較單元、累加單元和選擇單元三部分，如圖５ 所示［１７］。其中，比較單元中由４Ｌ２ 個比較器組成，累加單元由２Ｌ 個累加器組成，選擇單元由２Ｌ 個多路選擇器組成。

３． ４ 部分和更新模塊

在經過路徑處理模塊的ＰＭ 值計算與ＰＭ 值排序后，得到Ｌ 條保留子路徑，對Ｌ 條路徑的各個層級部分和進行更新，得到下一比特ＬＬＲ 計算所需的ｇ 節點的ｕ＾ｓ。部分和更新采用樹型結構，并且在單個時鐘內完成部分和的更新，采用兩個位寬為Ｎ－１的寄存器ＣＬ 和ＣＲ 進行存儲。

４ 結果與分析

４． １ 量化方案誤碼性能分析

仿真在ＡＷＧＮ 信道下，采用高斯近似法估計信道可靠性排序［１８］，對ＳＣＬ 譯碼算法取量化位寬ｑ ＝６ ｂｉｔ、ｑ＝５ ｂｉｔ 的均勻量化方案和ｑ ＝ ５ ｂｉｔ 的非均勻量化方案性能進行仿真，ＬＬＲ 數值采用文獻［７］中的符號－數值型結構，第１ ｂｉｔ 為符號位，０ 表示正數，１ 表示負數，剩余的比特為數值位。在設計信噪比ｄｅｓｉｇｎＳＮＲ ＝ ５ ｄＢ 時，碼率Ｒ ＝ １ ／２ 的ＬＬＲ 為［－１７，＋１７］，６ ｂｉｔ 均勻量化與５ ｂｉｔ 均勻量化方案的量化步長分別為Δ＝０． ５３１ １ 和Δ＝１． ０６２ １。當Ｒ ＝７ ／１０ 時，ＬＬＲ 為［－２１． ５，＋２１． ５］，兩個量化方案的量化步長分別為Δ＝０． ６７２ 和Δ＝１． ３４４。

圖６ 展示了碼長Ｎ ＝ １ ０２４，碼率Ｒ ＝ １ ／２ 時，不同列表寬度Ｌ 的ＳＣＬ 譯碼仿真結果。當Ｌ＝４ 時，傳統６ ｂｉｔ 均勻量化譯碼相比浮點數譯碼，ＦＥＲ 損失在０． １ ｄＢ 以內。所提５ ｂｉｔ 非均勻量化與６ ｂｉｔ 均勻量化譯碼算法性能幾乎一致，比５ ｂｉｔ 均勻量化提升０． １ ｄＢ。在Ｌ＝２ 時，所提非均勻量化方案與浮點數譯碼相比，在高信噪比區域性能損失有０． １５ ｄＢ，但是與６ ｂｉｔ 均勻量化性能接近。同時，圖７ 給出了３ 種不同量化譯碼相比于浮點數ＳＣＬ 譯碼的ＦＥＲ 誤差曲線。

圖８ 與圖９ 展示了碼長Ｎ ＝ ５１２ 時ＳＣＬ 譯碼算法仿真結果。在碼長Ｎ ＝ ５１２，碼率Ｒ ＝ １ ／２ 時，同樣在信噪比較小時，所提５ ｂｉｔ 非均勻量化譯碼與浮點數性能接近。而當信噪比大于３． ２ ｄＢ 時，相比于６ ｂｉｔ 均勻量化譯碼性能損失有０． １ ｄＢ。因為隨著信噪比的增大，信道ＬＬＲ 值也增大，式（７）中的ｇ 函數計算結果更容易接近邊界值－３１ 與３１。此時，非均勻量化所進行的數據轉換更容易丟失信息。但是，所提非均勻量化譯碼依然與６ ｂｉｔ 均勻量化方案保持了類似性能。

圖１０ 給出了碼長Ｎ ＝ ５１２，Ｌ ＝ ４ 的不同碼率Ｒ的ＳＣＬ 譯碼仿真結果。在Ｒ ＝ ２ ／５ 和７ ／１０ 時，本文所提５ ｂｉｔ 非均勻量化譯碼與６ ｂｉｔ 均勻量化譯碼性能幾乎一致，與浮點數譯碼算法相比ＦＥＲ 損失約０． １ ｄＢ。

４． ２ 硬件綜合結果分析

本文中對ＳＣＬ 譯碼器的硬件電路實現，采用Ｘｉｌｉｎｘ 公司Ｋｉｎｔｅｘ Ｕｌｔｒａｓｃａｌｅ 系列的ｘｃｋｕ０６０-ｆｆｖａ１１５６-２-ｉ芯片，使用Ｖｉｖａｄｏ ２０２１． １ 綜合后的綜合報告如表３所示，其中分別對比了ＳＣＬ 譯碼器在列表寬度Ｌ ＝ ２和Ｌ＝４ 采用６ ｂｉｔ 均勻量化與５ ｂｉｔ 非均勻量化的對比結果。由于在采用５ ｂｉｔ 非均勻量化的ＳＣＬ 譯碼器中，在每條路徑的ＬＬＲ 計算單元與ＰＭ 計算單元中分別加入５ ｂｉｔ 非均勻量化轉６ ｂｉｔ 均勻量化ＬＵＴ和６ ｂｉｔ 均勻量化轉５ ｂｉｔ 非均勻量化ＬＵＴ，所以相比于采用６ ｂｉｔ 均勻量化的ＳＣＬ 譯碼器，ＬＵＴ 資源消耗會有所增加，但觸發器（Ｆｌｉｐ-Ｆｌｏｐ，ＦＦ）資源和塊隨機存取存儲器（Ｂｌｏｃｋ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ，ＢＲＡＭ）資源會大幅減少。由表３ 可以看出，在Ｌ ＝４ 的情況下，５ ｂｉｔ 非均勻量化的ＳＣＬ 譯碼器比６ ｂｉｔ 均勻量化的ＳＣＬ 譯碼器，ＬＵＴ 資源增加了３％ ，但ＦＦ 資源和ＢＲＡＭ 資源分別減少了１０％ 和１８． １％ 。在Ｌ ＝ ２ 的情況下，５ ｂｉｔ 非均勻量化的ＳＣＬ 譯碼器比６ ｂｉｔ 均勻量化的ＳＣＬ 譯碼器ＬＵＴ 資源增加了１． ２％ ，但ＦＦ資源和ＢＲＡＭ 資源分別減少了１０． ９％ 和２２％ 。

同時，吞吐量是衡量譯碼器性能的重要指標之一，其計算公式為：

根據表３ 可以計算在Ｎ＝１ ０２４，Ｒ＝１／２ 情況下采用不同列表寬度、不同量化方案的ＳＣＬ 譯碼器吞吐量。在Ｌ＝４ 的情況下，６ ｂｉｔ 均勻量化的ＳＣＬ 譯碼器與５ ｂｉｔ 非均勻量化的ＳＣＬ 譯碼器最高主頻分別為１７７ ＭＨｚ 和２０３ ＭＨｚ，二者譯碼一幀數據的時鐘周期均為１０ ２６４，根據式（１３）可以分別計算得到均勻量化ＳＣＬ 譯碼器與非均勻量化ＳＣＬ 譯碼器的吞吐量為１７． ６５ Ｍｂｉｔ／ ｓ 和２０ Ｍｂｉｔ／ ｓ。而在Ｌ＝２ 的情況下，６ ｂｉｔ均勻量化的ＳＣＬ 譯碼器與５ ｂｉｔ 非均勻量化的ＳＣＬ譯碼器最高主頻分別為１８３ ＭＨｚ 和２２５ ＭＨｚ，可以分別計算得到兩種采用不同量化方案的ＳＣＬ 譯碼器的吞吐量為１８． ２６ Ｍｂｉｔ／ ｓ 和２２． ４５ Ｍｂｉｔ／ ｓ。綜合結果表明，在列表寬度Ｌ＝４ 和Ｌ ＝ ２ 時，本文提出的５ ｂｉｔ 非均勻量化ＳＣＬ 譯碼器吞吐量相比傳統６ ｂｉｔ均勻量化ＳＣＬ 譯碼器吞吐量分別提升了１７． ６５％和２４％ 。

５ 結束語

本文針對６ ｂｉｔ 均勻量化ＳＣＬ 譯碼器高存儲資源消耗與高布線延遲的問題，提出了一種采用５ ｂｉｔ非均勻量化的ＳＣＬ 譯碼算法，并進行硬件電路實現與評估。該算法保留了原有６ ｂｉｔ 均勻量化ＳＣＬ 譯碼算法中ＬＬＲ 計算方法，同時使用５ ｂｉｔ 非均勻量化ＬＬＲ 在內部各個模塊間進行傳輸，雖然損失了部分譯碼性能，但極大程度上減少了ＦＦ 和ＢＲＡＭ 資源的消耗，提升了譯碼器的吞吐量，是一種可實施的低硬件復雜度非均勻量化譯碼算法。

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［１４］ＤＯＮＧ Ｙ Ｆ，ＮＩＵ Ｋ，ＤＯＮＧ Ｃ． Ｎｏｎｕｎｉｆｏｒｍ Ｑｕａｎｔｉｚａｔｉｏｎｏｆ Ｓｕｃｃｅｓｓｉｖｅ Ｃａｎｃｅｌｌａｔｉｏｎ Ｌｉｓｔ Ｄｅｃｏｄｅｒ ｆｏｒ Ｐｏｌａｒ Ｃｏｄｅｓ［Ｃ］∥２０２０ ＩＥＥＥ ３１ｓｔ Ａｎｎｕａｌ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍｏｎ Ｐｅｒｓｏｎａｌ，Ｉｎｄｏｏｒ ａｎｄ Ｍｏｂｉｌｅ Ｒａｄｉｏ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ．Ｌｏｎｄｏｎ：ＩＥＥＥ，２０２０：１－６．

［１５］ＫＩＭ Ｊ，ＳＨＩＮ Ｄ Ｊ． Ａ Ｎｏｎｕｎｉｆｏｒｍｑｕａｎｔｉｚｅｄ ＳｕｃｃｅｓｓｉｖｅＣａｎｃｅｌｌａｔｉｏｎ Ｄｅｃｏｄｉｎｇ ｏｆ Ｐｏｌａｒ Ｃｏｄｅｓ ｏｖｅｒ ＡＷＧＮ Ｃｈａｎｎｅｌｓ［Ｊ］． ＩＥＥＥ Ａｃｃｅｓｓ，２０２１，９：８０２２１－８０２３５．

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［１７］師廷偉，金長江． 基于ＦＰＧＡ 的并行全比較排序算法［Ｊ］． 數字技術與應用，２０１３（１０）：１２６－１２７．

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作者簡介：

魏少圣 男，（２０００—），碩士研究生。主要研究方向：信道譯碼、ＦＰＧＡ 設計。

熊啟金 男，（１９９７—），碩士研究生。主要研究方向：視頻編碼、ＦＰＧＡ 設計。

（* 通信作者）鄭紹華 男，（１９７６—），博士，副教授。主要研究方向：多媒體通信，人工智能。

陳平平 男，（１９８６—），博士，教授，博士生導師。主要研究方向：極化碼、ＬＤＰＣ 碼、物理層網絡編碼。

基金項目：國家自然科學基金面上項目（６２１７１１３５）