嵌入式電容層析成像系統(tǒng)的成像加速方法研究

摘要：為了提高嵌入式系統(tǒng)設(shè)計(jì)中電容層析成像（ECT）的圖像重構(gòu)速度，研究了一種針對(duì)進(jìn)階精簡(jiǎn)指令集機(jī)器加上現(xiàn)場(chǎng)可編程門(mén)陣列（ARM+FPGA）硬件架構(gòu)的圖像重構(gòu)算法加速技術(shù)。針對(duì)廣泛應(yīng)用且魯棒的Landweber迭代算法（ILA），首先分析算法結(jié)構(gòu)，然后基于FPGA的流水線特點(diǎn)，改進(jìn)ILA涉及的循環(huán)結(jié)構(gòu)，從而達(dá)到加速的效果。同時(shí)，針對(duì)ARM+FPGA架構(gòu)的特點(diǎn)，討論了ARM核與FPGA核各自的任務(wù)分配方式，進(jìn)一步優(yōu)化了算法速度。為了驗(yàn)證算法的有效性，分別在使用MATLAB編程和使用提出的加速方法搭建的ZYNQ平臺(tái)進(jìn)行了圖像重構(gòu)實(shí)驗(yàn)，從圖像重構(gòu)耗時(shí)、圖像相對(duì)誤差和圖像相關(guān)系數(shù)3個(gè)指標(biāo)論證提出方法的有效性。實(shí)驗(yàn)結(jié)果顯示，使用搭建的ZYNQ平臺(tái)進(jìn)行Landweber算法成像時(shí)，每個(gè)圖像的運(yùn)行時(shí)間比使用MATLAB編程的運(yùn)行時(shí)間減少了30%～40%。該研究在保持重構(gòu)精度的同時(shí)有效提升了迭代算法的速度，對(duì)于ECT系統(tǒng)的硬件加速具有一定適用性。

關(guān)鍵詞：電容層析成像；圖像重構(gòu)算法；硬件加速；嵌入式系統(tǒng)

中圖分類號(hào)：TN911.7 文獻(xiàn)標(biāo)志碼：A

DOI：10.7652/xjtuxb202403017 文章編號(hào)：0253-987X（2024）03-0183-10

Research on an Imaging Acceleration Method for Embedded Systems of Electrical Capacitance Tomography

Abstract：To increase the image reconstruction speed of electrical capacitance tomography （ECT） in embedded system design， this paper proposes an acceleration method for image reconstruction algorithm in the context of the ARM+FPGA hardware architecture. The structure of the widely-used and robust iterative Landweber algorithm （ILA） is analyzed and then the loop structure within the ILA is modified taking advantage of the FPGA’s pipeline features to achieve acceleration. Furthermore， according to the characteristics of the ARM+FPGA architecture， the task allocation of ARM and FPGA cores is discussed to further optimize the speed of the algorithm. To validate the effectiveness of the proposed algorithm， image reconstruction experiments are conducted on both a desktop computer （using MATLAB programming） and the ZYNQ platform （using the acceleration method proposed in this paper）. The effectiveness of the proposed method is demonstrated using three parameters： image reconstruction time， relative error of the reconstructed image， and image correlation coefficient. The experimental results show that when using the platform built in this paper for imaging with ILA， the runtime for each image is reduced by 30%—40% compared with the time when using MATLAB programming on a PC. This study effectively increases the speed of iterative algorithm while maintaining reconstruction accuracy， demonstrating its applicability to hardware acceleration of ECT systems.

Keywords：electrical capacitance tomography; image reconstruction algorithm; hardware acceleration; embedded system

為了滿足經(jīng)濟(jì)社會(huì)發(fā)展對(duì)清潔能源的需求、推動(dòng)天然氣對(duì)傳統(tǒng)高碳化石能源進(jìn)行替代，天然氣行業(yè)得到了大力發(fā)展。在天然氣運(yùn)輸過(guò)程中，氣-水兩相流是管道內(nèi)常見(jiàn)的流動(dòng)狀態(tài)，監(jiān)測(cè)并推斷出管道內(nèi)兩相流流動(dòng)特性不僅能保障輸送過(guò)程中的安全，還能隨時(shí)根據(jù)監(jiān)測(cè)結(jié)果進(jìn)行調(diào)控。因此，長(zhǎng)久以來(lái)，工業(yè)生產(chǎn)中的氣-水兩相流檢測(cè)問(wèn)題一直都是國(guó)內(nèi)外專家學(xué)者的研究重點(diǎn)與難點(diǎn)［1-5］。

傳統(tǒng)的電容層析成像（ECT）傳感器由多個(gè)敏感電極組成，均勻貼附在被測(cè)管道上，通常電極數(shù)量為8、12或16個(gè)［6］，在敏感電極外部，采用屏蔽罩以抑制外界對(duì)傳感器的電磁干擾。傳感器工作時(shí)，敏感電極陣列接收激勵(lì)信號(hào)，并由開(kāi)關(guān)陣列電路控制成對(duì)工作，直至所有電極完成工作。如此，系統(tǒng)采集到的每一組電信號(hào)均包含了極板間電容的所有信息。隨后，通過(guò)信號(hào)調(diào)制系統(tǒng)對(duì)采集到的電信號(hào)進(jìn)行調(diào)制，以獲得電極板間的電容。調(diào)制后的信號(hào)傳遞到信號(hào)處理系統(tǒng)進(jìn)行圖像重構(gòu)，生成介質(zhì)分布圖像數(shù)據(jù)。最后，數(shù)據(jù)傳輸至顯示系統(tǒng)中并顯示。

這一重構(gòu)過(guò)程又被稱為ECT技術(shù)的逆問(wèn)題，領(lǐng)域內(nèi)對(duì)此進(jìn)行過(guò)大量研究，其中使用的算法稱為圖像重構(gòu)算法，目前的算法主要有迭代法與非迭代法兩種。非迭代法即單步法，將圖像重構(gòu)近似為線性過(guò)程，具有運(yùn)行速度快、易于實(shí)現(xiàn)、計(jì)算量小等優(yōu)點(diǎn)。由于介電常數(shù)分布和電容本質(zhì)上是非線性關(guān)系，幾乎不可能通過(guò)任何簡(jiǎn)化的線性模型獲得準(zhǔn)確的解決方案［6］。

應(yīng)用于ECT的圖像重構(gòu)迭代算法包含代數(shù)重構(gòu)法（ART）［7］、同步迭代重構(gòu)法（SIRT）［8］、Landweber迭代法［9］、共軛梯度法（CG）［10］等。目前，由于Landweber迭代法（ILA）相對(duì)于其他方法兼顧了時(shí)間成本與圖像質(zhì)量，所以基于Landweber的改進(jìn)算法［11-12］一直是研究的熱點(diǎn)問(wèn)題并被廣泛應(yīng)用。

[HJ1.8mm]在傳統(tǒng)的ECT系統(tǒng)中，圖像重構(gòu)算法一般通過(guò)計(jì)算機(jī)在通用處理器上運(yùn)行，但這種方式存在性能限制。與通用處理器相比，可編程門(mén)陣列（FPGA）具有更高的計(jì)算效率和更低的功耗［14-17］。此外，F(xiàn)PGA還支持深度可變的流水線結(jié)構(gòu)，具有大量的并行計(jì)算資源，在一個(gè)時(shí)鐘周期之內(nèi)就可以完成多種復(fù)雜的功能，具有很大的運(yùn)算優(yōu)勢(shì)［18-21］，并增加了傳感器的靈活性以及實(shí)時(shí)性。

為提升基于嵌入式硬件平臺(tái)的ECT系統(tǒng)的成像速度，本文在FPGA與ARM架構(gòu)的硬件平臺(tái)上搭載了Landweber圖像重構(gòu)算法，并研究了算法加速策略，提高了嵌入式ECT系統(tǒng)的實(shí)時(shí)成像性能。

1 電容層析成像的原理與算法

1.1 電容層析成像原理

電容層析成像是一種電學(xué)層析成像技術(shù)，產(chǎn)生于20世紀(jì)90年代。ECT傳感器的結(jié)構(gòu)及電極位置對(duì)測(cè)量結(jié)果精確性有很大影響，結(jié)合實(shí)際工業(yè)的嵌入式優(yōu)化需要，本文研究的傳感器模型結(jié)構(gòu)為圓形12電極配置［6］，如圖1所示。

圖1中ECT傳感器的數(shù)學(xué)模型可以描述為時(shí)諧形式、帶有Dirichlet邊界條件的方程

目前，ECT的主要原理是使用敏感電極板測(cè)量電容，再利用圖像重構(gòu)算法顯示敏感域內(nèi)與電容相關(guān)的介電常數(shù)的分布情況，最終得到不同介電常數(shù)的介質(zhì)分布圖像。依據(jù)ECT的靈敏度理論，其測(cè)量值和介電常數(shù)離散分布存在一種線性關(guān)系

z=Sg（2）

式中：z為歸一化的電容向量；S為系統(tǒng)的靈敏度矩陣；g為圖像的灰度向量。式（2）描述了ECT的測(cè)量過(guò)程。靈敏度矩陣S即可通過(guò)電磁場(chǎng)數(shù)值計(jì)算的方法求解，電容向量z可以通過(guò)傳感器電路測(cè)量，于是ECT的成像的原理即已知S和z，根據(jù)式（2）逆推灰度向量g，這一過(guò)程被稱為ECT的逆問(wèn)題。

圖1結(jié)構(gòu)的成像區(qū)域被均勻剖分成1961個(gè)矩形單元，因此靈敏度矩陣S的大小為66×1961，待求的灰度向量g的大小為1961×1。

1.2 Landweber迭代重構(gòu)算法原理

本文擬對(duì)ECT領(lǐng)域內(nèi)廣泛使用的Landweber迭代算法（ILA）進(jìn)行改進(jìn)，以實(shí)現(xiàn)嵌入式平臺(tái)上的圖像重構(gòu)［9］。ILA是一種梯度下降算法，其思想是用迭代的方式逼近式（2）中S的逆矩陣S－1。ILA常用于求解ECT逆問(wèn)題中L2范數(shù)優(yōu)化模型，基于此模型，由式（2）逆推g的問(wèn)題可以描述為

令式（3）的目標(biāo)函數(shù)為f，那么

則

gf=ST（Sg-z） （5）

于是，用梯度下降法求解式（3）的迭代格式可以表達(dá)為

gk+1=gk-αgf（gk）=gk+αST（z-Sgk） （6）

式（6）即為ILA的迭代格式。其中，α為松弛因子，通常取為

式中：σ（S）為靈敏度矩陣S的奇異值。按式（7）的方式確定α可以保證迭代格式（6）最終收斂［22］。

2 嵌入式ECT系統(tǒng)的硬件設(shè)計(jì)

本文設(shè)計(jì)的硬件系統(tǒng)面向油氣開(kāi)采規(guī)劃和生產(chǎn)等過(guò)程的應(yīng)用場(chǎng)景［16］。在該場(chǎng)景中，為了實(shí)現(xiàn)對(duì)對(duì)象的可靠監(jiān)測(cè)，結(jié)合實(shí)驗(yàn)室采集的具體需求，管道內(nèi)流速約為0.9m/s，因此本文采用的高速攝像機(jī)拍攝速度為240幀/s，分辨率為1080像素，系統(tǒng)中算力可以滿足每幀拍攝耗時(shí)小于等于0.005s的工業(yè)需求。嵌入式ECT主要包含傳感器、測(cè)量單元、控制與資料解釋單元。其中，傳感器為團(tuán)隊(duì)自主設(shè)計(jì)制造的12電極ECT傳感器［22］；測(cè)量單元為基于時(shí)諧電流法的微小阻抗測(cè)量電路［23］；控制與資料解釋單元是基于ZYNQ平臺(tái)實(shí)現(xiàn)的嵌入式上位機(jī)［16］，用于控制ECT的輪巡測(cè)量、與測(cè)量單元通信和圖像重構(gòu)。

為了保證ECT傳感器的幾何參數(shù)具有較高的均一性，本文采用柔性電極表貼工藝制造了12電極ECT傳感器［24］：管壁材料為聚醚醚銅，采用3D打印工藝制造；電極是基于柔性印制電路（FPC）技術(shù)制造的。將FPC電極表貼在聚醚醚銅管壁上，并焊接同軸線纜，最終形成傳感器。傳感器的核心部件與傳感器實(shí)物照片分布如圖2和圖3所示。

為滿足高速輪巡測(cè)量的要求，本文設(shè)計(jì)了多路復(fù)用開(kāi)關(guān)陣列電路作為傳感器的接口。具體采用模擬多路復(fù)用選擇器ADG1606，開(kāi)關(guān)時(shí)間為ns級(jí)，導(dǎo)通電阻為4.5Ω，其平坦度為1.1Ω，可以滿足數(shù)據(jù)采集的低失真要求。受控于控制與資料解釋單元，該接口可配置每個(gè)電極處于激勵(lì)狀態(tài)或檢測(cè)狀態(tài)。接口電路的實(shí)物如圖4所示。

為實(shí)現(xiàn)可靠的微小電容測(cè)量，本文設(shè)計(jì)了基于時(shí)諧電流法原理［23］的測(cè)量單元，原理如圖5所示，其中Cx為待測(cè)電容，Cs1、Cs2為引線對(duì)地的雜散電容。圖5中，采用MAX038芯片設(shè)計(jì)了激勵(lì)信號(hào)源，以產(chǎn)生高頻精密的正弦信號(hào)，輸出頻率范圍為0.1Hz～20MHz。運(yùn)算放大器型號(hào)為AD8066，具有145MHz工作帶寬。

圖5中Cf、Rf以及運(yùn)算放大器將經(jīng)由待測(cè)電容流過(guò)的電流轉(zhuǎn)換為電壓輸出Vo1，設(shè)激勵(lì)信號(hào)為Vi=Asin（ωt+θ），根據(jù)電路理論，該電路的電容-電壓轉(zhuǎn)換輸出為

3 FPGA+ARM硬件的加速策略

為進(jìn)一步保證足夠短的圖像重構(gòu)耗時(shí)，本文研究了針對(duì)硬件結(jié)構(gòu)和ILA算法特點(diǎn)的硬件加速方法。圖像重構(gòu)算法加速本質(zhì)是對(duì)大數(shù)據(jù)量矩陣運(yùn)算的加速，在C/C++語(yǔ)言中，矩陣運(yùn)算是通過(guò)for語(yǔ)句的循環(huán)來(lái)完成的，因此對(duì)相關(guān)算法的加速關(guān)鍵在于對(duì)嵌套循環(huán)的優(yōu)化。本文采取了展開(kāi)與流水線優(yōu)化組合的優(yōu)化方法。流水線優(yōu)化是在硬件資源充足時(shí)，在一次循環(huán)還未完成時(shí)就開(kāi)始下一次的循環(huán)，使得吞吐量得到提升；展開(kāi)則是把循環(huán)復(fù)制成幾個(gè)電路使其同時(shí)運(yùn)行，兩種方法結(jié)合可以進(jìn)一步提升算法加速的效率。

如圖6所示，在設(shè)置了流水線之后，每個(gè)循環(huán)周期消耗的時(shí)鐘周期并沒(méi)有發(fā)生改變，但是在前一次循環(huán)執(zhí)行結(jié)束之前下一次循環(huán)已經(jīng)開(kāi)始，增加了程序的并行性。

3.1 考慮依賴性的流水線加速

如果只將ILA圖像重構(gòu)算法中的一部分進(jìn)行移植并使用硬件加速，就需要保證這一部分的程序所需的交互數(shù)據(jù)量少、加速前運(yùn)行時(shí)間較長(zhǎng)，這樣才能夠保證獲得足夠的程序運(yùn)行在時(shí)間方面的優(yōu)化。如前文所述，ILA可以分成兩部分嵌套循環(huán)，其偽代碼如表1所示。策略1的硬件加速部分偽代碼如表2所示。

實(shí)驗(yàn)中注意到在循環(huán)loop1_2中對(duì)于浮點(diǎn)數(shù)的乘法和累加的運(yùn)算分別需要3、4個(gè)時(shí)鐘周期，而循環(huán)的流水線優(yōu)化也被這一過(guò)程影響，無(wú)法實(shí)現(xiàn)并行化。實(shí)際上，造成這樣一種現(xiàn)象的原因是由于浮點(diǎn)累加計(jì)算的程序中存在一種“反依賴關(guān)系”，具體解釋為對(duì)變量進(jìn)行讀操作之后馬上對(duì)其進(jìn)行寫(xiě)操作。

上述將部分算法進(jìn)行硬件加速運(yùn)算的策略可以將特定的算法最大程度的并行化，進(jìn)而獲得快速的運(yùn)算。但是，這種加速策略需要處理器系統(tǒng)（PS）端與可編程邏輯（PL）端聯(lián)合參與圖像重構(gòu)的運(yùn)算，這就使得硬件加速的效果受制于數(shù)據(jù)交互的傳輸速率以及PS端程序的執(zhí)行時(shí)間。因此，本文將ILA整體全部遷移至PL端并進(jìn)行加速優(yōu)化，本文這種方法稱為策略2。

一般情況下，需要加以關(guān)注的依賴關(guān)系可以分為循環(huán)內(nèi)部的依賴關(guān)系和循環(huán)不同迭代間的依賴關(guān)系。針對(duì)于這種情況有一個(gè)有效的解決方案：使用一種分組的方式消除變量之間的反依賴關(guān)系，將同一個(gè)組內(nèi)所用的寄存器通過(guò)存儲(chǔ)器分割的方式完全展開(kāi)，使得浮點(diǎn)數(shù)運(yùn)算可以并行運(yùn)行，在循環(huán)完畢后將所有組的元素累加，最終得到運(yùn)算結(jié)果。本文稱這種改進(jìn)寄生關(guān)系的優(yōu)化策略為策略3。策略3的偽代碼如表3所示。

這種方式進(jìn)一步結(jié)合了數(shù)組優(yōu)化與循環(huán)優(yōu)化方式，在總的運(yùn)算量不變、流水線優(yōu)化延遲時(shí)間不變的情況下，單次循環(huán)所需運(yùn)行周期的增加與計(jì)算量增加意味著并行度的進(jìn)一步增加。因此，總的延遲時(shí)間減少。

3.2 結(jié)果分析

這些策略的流程優(yōu)化首先在Vivado軟件上進(jìn)行測(cè)試，實(shí)際優(yōu)化用時(shí)將在實(shí)驗(yàn)中實(shí)際測(cè)量。各優(yōu)化策略所需的運(yùn)算時(shí)間即時(shí)間復(fù)雜度如表4所示。

表4中，時(shí)間是指系統(tǒng)得到輸入后與計(jì)算完畢后得到輸出結(jié)果之間的時(shí)間差。結(jié)果表明，改進(jìn)寄生關(guān)系的策略3優(yōu)化效果在3種策略中所需的運(yùn)算時(shí)間大幅下降。

4 實(shí) 驗(yàn)

基于ZYNQ平臺(tái)的ECT系統(tǒng)原理和實(shí)驗(yàn)平臺(tái)如圖7和圖8所示。

在傳統(tǒng)的電學(xué)層析成像系統(tǒng)中，信息處理部分一般采用計(jì)算機(jī)通用處理器進(jìn)行運(yùn)算。使用通用處理器開(kāi)發(fā)周期短，但它具有更大的體積、更高的功耗和成本。如果能夠加入設(shè)計(jì)好的專用硬件則可以使用并行架構(gòu)加速運(yùn)算，減少擁有大計(jì)算量的圖像重構(gòu)運(yùn)算的運(yùn)算時(shí)間，提高系統(tǒng)的吞吐量，使系統(tǒng)能夠在高動(dòng)態(tài)要求的情況下得以應(yīng)用。現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）具有極好的邏輯容量以及高度的使用靈活特性，是硬件并行計(jì)算器的理想平臺(tái)。

在ZYNQ中，硬件部分在ECT系統(tǒng)中主要作用包含數(shù)據(jù)傳輸以及圖像重構(gòu)硬件加速算法的處理。使用Vivado來(lái)進(jìn)行編譯、綜合以及實(shí)現(xiàn)，該系統(tǒng)的整體框架如圖9所示。

ECT系統(tǒng)采集到的數(shù)據(jù)通過(guò)通用異步收發(fā)器（UART）串口傳輸?shù)絑YNQ系統(tǒng)中，而后使用其中PS部分的ARM處理器，將數(shù)據(jù)通過(guò)PL端的直接內(nèi)存訪問(wèn)（DMA）控制器傳輸?shù)紽PGA加速模塊中進(jìn)行處理。其中FPGA模塊使用高層綜合（HLS）搭建實(shí)現(xiàn)，該部分主要對(duì)ILA中的大型矩陣運(yùn)算進(jìn)行循環(huán)優(yōu)化。當(dāng)加速模塊運(yùn)算結(jié)束后，將處理結(jié)果傳回PS端。在此過(guò)程中，由PS部分的ARM處理器對(duì)整個(gè)流程進(jìn)行控制，除此之外，PS端還負(fù)責(zé)圖像重構(gòu)計(jì)算過(guò)程的流程控制，包括數(shù)據(jù)輸入、DMA與FPGA的配置以及數(shù)據(jù)的輸出，其流程如圖10所示。

通過(guò)對(duì)氣-水兩相流進(jìn)行相關(guān)參數(shù)的采集，并將數(shù)據(jù)采集的結(jié)果交給ZYNQ進(jìn)行硬件加速，處理后的結(jié)果通過(guò)上位機(jī)顯示出來(lái)，并最終得到重構(gòu)圖像。本文測(cè)量的介質(zhì)分布模型如圖11所示。

實(shí)驗(yàn)中，綜合考慮圖像質(zhì)量，ILA的迭代次數(shù)為300次；進(jìn)行圖像重構(gòu)的總用時(shí)在230～360ms，而ZYNQ平臺(tái)的總用時(shí)為150～225ms。以計(jì)算機(jī)的重構(gòu)時(shí)間減去ZYNQ重構(gòu)時(shí)間Δt在計(jì)算機(jī)重構(gòu)用時(shí)中所占比例來(lái)衡量硬件加速的加速效果。在ZYNQ以及在計(jì)算機(jī)進(jìn)行數(shù)據(jù)處理后的各重構(gòu)圖像如表5所示。

從表5可以看到，ZYNQ和計(jì)算機(jī)重構(gòu)出的圖像有著一定的差距，這主要是因?yàn)椋涸赯YNQ中所參與運(yùn)算的數(shù)據(jù)是16位的，而計(jì)算機(jī)上參與運(yùn)算的數(shù)據(jù)是32位的，這就導(dǎo)致了圖像重構(gòu)算法運(yùn)行過(guò)程中會(huì)產(chǎn)生截?cái)嗾`差，進(jìn)而影響了圖像重構(gòu)的效果；其次在ZYNQ上固定的迭代因子α以及閾值的選取也對(duì)圖像重構(gòu)的結(jié)果造成影響。

為了評(píng)價(jià)生成圖像的質(zhì)量，引入圖像相關(guān)系數(shù)cimg、圖像相對(duì)誤差eimg［23］兩種圖像重構(gòu)質(zhì)量指標(biāo)。圖像相關(guān)系數(shù)主要用于評(píng)價(jià)兩個(gè)圖像之間的相似程度，表達(dá)式為

圖像相對(duì)誤差eimg可以衡量重構(gòu)介質(zhì)分布與原始的介質(zhì)分布之間的差異，表達(dá)式為

式中：greco和greal分別為重構(gòu)和真實(shí)灰度向量。在實(shí)際使用中，式（10）中的范數(shù)為向量的二范數(shù)。

通過(guò)這些評(píng)價(jià)指標(biāo)對(duì)ILA重構(gòu)圖像和改進(jìn)后重構(gòu)圖像的質(zhì)量進(jìn)行評(píng)價(jià)，結(jié)果如表6所示。可以看到，在數(shù)據(jù)評(píng)價(jià)上，除層流以外其他流型的圖像相似度比較高，圖像相對(duì)誤差較低，證明了ZYNQ平臺(tái)運(yùn)行圖像重構(gòu)運(yùn)算的可靠性。

由于數(shù)據(jù)位寬和迭代系數(shù)等問(wèn)題，使用ZYNQ進(jìn)行圖像重構(gòu)仍然與計(jì)算機(jī)圖像重構(gòu)有一定差別，但是根據(jù)結(jié)果可以看出誤差尚在可接受范圍內(nèi)。在流型識(shí)別以及其他方面的應(yīng)用中會(huì)大大縮減時(shí)間成本，提高效率。

需要說(shuō)明的是，MATLAB軟件的求解器內(nèi)置對(duì)矩陣求解的算法優(yōu)化流程，相反嵌入式平臺(tái)受限于芯片資源，只能通過(guò)自定義硬件電路來(lái)實(shí)現(xiàn)算法加速。本文FPGA+ARM的硬件加速方案經(jīng)過(guò)實(shí)驗(yàn)對(duì)照，比使用MATLAB編程的優(yōu)化效果更加顯著。所以除了便攜性外，在相似資源的使用下，F(xiàn)PGA+ARM方案仍可以提供更高的計(jì)算性能和效率，這是由其深度定制的并行架構(gòu)帶來(lái)的優(yōu)勢(shì)，仍具有在特定應(yīng)用場(chǎng)景下替代甚至超過(guò)目前通用方案的潛力。

5 結(jié) 論

本文設(shè)計(jì)了一種在ARM+FPGA構(gòu)架上的圖像重構(gòu)加速技術(shù)和嵌入式ECT系統(tǒng)，并對(duì)該系統(tǒng)性能做出了評(píng)價(jià)，得到主要研究成果如下。

（1）在圖像重構(gòu)算法方面，本文沿用了經(jīng)典的Landweber算法，在FPGA的協(xié)同下，對(duì)其循環(huán)結(jié)構(gòu)進(jìn)行了考慮依賴性的流水線加速，提出3種優(yōu)化策略。結(jié)果表明，改進(jìn)反依賴關(guān)系后的加速策略運(yùn)算時(shí)間減少50%以上， 優(yōu)化效果比改進(jìn)前得到很大提升。

（2）在硬件設(shè)計(jì)部分，本文針對(duì)ECT系統(tǒng)的圖像重構(gòu)算法運(yùn)行時(shí)間較長(zhǎng)的問(wèn)題進(jìn)行了改進(jìn)，開(kāi)發(fā)了一種基于ZYNQ的ECT硬件加速系統(tǒng)。搭建了ECT氣-水兩相流流型顯示系統(tǒng)實(shí)驗(yàn)平臺(tái)，并進(jìn)行實(shí)驗(yàn)驗(yàn)證。實(shí)驗(yàn)結(jié)果表明，該硬件加速系統(tǒng)在使用ILA算法進(jìn)行成像時(shí)每個(gè)圖像所需運(yùn)行時(shí)間比使用MATLAB編程運(yùn)行的用時(shí)減少了30%～40%。由此證明了利用FPGA進(jìn)行大規(guī)模矩陣運(yùn)算的高效性和快速性。

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