低功耗高速率IR-UWB 發(fā)射機設計與實現(xiàn)

姜 帆，陳 瀟，張 磊，盛旭陽，林 敏

（上海大學通信與信息工程學院特種光纖與光接入網(wǎng)重點實驗室，上海 200444）

IR-UWB 是一種具備高空間分辨率、高速率數(shù)據(jù)通信和低功耗特性的無線通信技術，特別適合用于高精度室內(nèi)定位[1-6]、增強現(xiàn)實/虛擬現(xiàn)實和腦機接口[7-9]等新興的無線通信與傳感應用。一個低功耗、高數(shù)據(jù)傳輸速率的發(fā)射機對于IR-UWB 技術在無線通信與傳感方面的應用具有重要的意義。

傳統(tǒng)的IR-UWB 發(fā)射機可以像連續(xù)波通信發(fā)射機一樣，在基帶中產(chǎn)生脈沖，通過混頻器轉換為射頻信號，并通過線性功率放大器發(fā)射。文獻[10]采用的發(fā)射機最大數(shù)據(jù)傳輸速率可以達到1.8 Gpulses/s，但消耗的功率高達129 mW。由于這種發(fā)射機設計復雜而且沒有充分利用脈沖發(fā)射機的特點，其并不適合低功率的應用。文獻[11]提出了脈沖振蕩器方法，其中發(fā)射脈沖是由基帶脈沖控制振蕩器產(chǎn)生。雖然功耗低至0.26 mW，但其最大數(shù)據(jù)傳輸速率只有2 Mb/s。這主要是因為振蕩器的響應時間限制了發(fā)射器的輸出帶寬，因此難以實現(xiàn)高數(shù)據(jù)速率通信。

針對上述結果的不足，該文提出了一種低功耗高速率的發(fā)射機架構。該設計中使用注入鎖定環(huán)形振蕩器（Injection Locked Ring Oscillator，ILRO）為發(fā)射機提供射頻載波，在節(jié)省面積的同時，具有較低的功耗。同時，調(diào)制信號經(jīng)過基于FIR 濾波器的模擬延遲線，生成輸出功率譜密度(Power Spectral Density,PSD)滿足FCC MASK 的基帶波形要求，從而得到一個低功耗高速率的IR-UWB 發(fā)射機。

1 電路整體架構

該文提出的發(fā)射機架構如圖1 所示，其包括調(diào)制模塊、脈沖整形模塊、ILRO 和數(shù)字功率放大器（Digital Power Amplifier，DPA）。其中，調(diào)制模塊包括邏輯電路和譯碼模塊，產(chǎn)生基帶脈沖和數(shù)據(jù)調(diào)制信息，可以實現(xiàn)二進制開關鍵控（On-Off Keying，OOK）、二進制相移鍵控（Binary Phase Shift Keying，BPSK）。調(diào)制模塊所產(chǎn)生的基帶脈沖被送入脈沖整形模塊，用于生成發(fā)射脈沖。在發(fā)射機正常工作之前，脈沖整形模塊中的延遲單元需要通過延遲鎖定環(huán)（Delay Loop Lock，DLL）進行片上校準，以滿足輸出脈沖寬度的要求。調(diào)制完成后，脈沖整形模塊向DPA 提供多相信號，以控制輸出脈沖寬度。鎖相環(huán)為ILRO 提供注入時鐘，其輸出信號將被鎖定在注入時鐘的八次諧波上，從而為DPA 提供射頻載波。為了實現(xiàn)這一點，ILRO 需要在注入時鐘之前通過頻率估計模塊進行校準，使數(shù)控環(huán)形振蕩器（Digital Control Ring Oscillator,DCRO）的振蕩頻率接近發(fā)射機所需的射頻載波頻率。

圖1 發(fā)射機整體架構

2 模塊設計

2.1 調(diào)制模塊設計

由圖1 可知，調(diào)制模塊由邏輯電路和譯碼模塊構成，其中DATA 為發(fā)送數(shù)據(jù)，PRF 為脈沖重復頻率，Mod 用于控制調(diào)制模式。如圖2 所示，邏輯電路主要用于生成基帶脈沖DPulse，并且根據(jù)時鐘clk_ruler 的頻率改變DPulse 的脈沖寬度。當clk_ruler 為499.2 MHz 時，DPulse 輸出脈寬約為1 ns；當其為998.4 MHz 時，輸出脈寬約為0.5 ns。

圖2 調(diào)制模塊邏輯電路時序圖

OOK 和BPSK 的調(diào)制結果可由表1 得到。譯碼模塊可以在OOK 模式下輸出偽隨機二進制序列（Pseudo-Random Binary Sequence，PRBS），也就是SCR和SCRB，其頻率與PRF相同，用于選擇載波相位。因此在OOK 模式下，SCR 和SCRB 可以使載波相位隨機變化，這樣平滑了輸出頻譜中的離散頻譜能量，并在滿足FCC規(guī)定的情況下使輸出PSD最大化[7,12]。

表1 調(diào)制結果

2.2 脈沖整形模塊設計

IR-UWB發(fā)射機的輸出PSD必須符合FCC MASK的要求，所以需要特殊考慮發(fā)射脈沖波形。文獻[13]中分析了一些特殊形狀的脈沖頻譜，如三角型、指數(shù)型和分段型。基于這一分析，該設計采用了三角型脈沖，并通過脈沖整形模塊產(chǎn)生。如圖3 所示，脈沖整形模塊采用基于FIR 濾波器的模擬延遲線，結構簡單而且功耗低。該電路由多級延遲單元構成的延遲線和DPA 組成，濾波器輸出的多相控制信號在DPA 處相加，得到射頻發(fā)射信號的包絡。模擬延遲單元采用基于反相器的架構，通過溫度計碼B＜62:0＞控制NMOS 電容陣列NM0-NM125 接入的個數(shù)，從而控制延遲時間。電容陣列共63 組，上下兩個電容構成一組，使得信號路徑上的充放電時間匹配。該設計將16 個延遲單元（τ=62.6 ps）級聯(lián)相接，其中8 個延遲單元的輸出信號分別連接到DPA 單元上，并且通過PW 選擇脈沖寬度，當PW=′1′時，DPulse 脈寬為1 ns，如圖3 所示，選擇CLK1，3，…，15 為輸出多相信號，延遲間隔為2τ，得到輸出脈寬約為2 ns。當PW=′0′時，DPulse 脈寬為0.5 ns，選擇CLK1，2，…，8 輸出多相信號，延遲間隔為τ，輸出脈寬約為1 ns。所設計的延遲單元覆蓋了一定的延遲范圍，同時通過片上DLL 環(huán)路校準，提高延時電路的魯棒性，生成具有精準脈沖寬度的發(fā)射脈沖。

2.3 注入鎖定環(huán)形振蕩器設計

注入鎖定環(huán)形振蕩器在降低電路功耗、面積和優(yōu)化相位噪聲方面具有優(yōu)勢，因此被廣泛用于產(chǎn)生射頻本地時鐘[14-15]。該設計采用的ILRO 架構如圖4所示，由注入脈沖產(chǎn)生模塊和DCRO 構成。

圖4 ILRO電路原理圖

DCRO 由兩個電流匱乏的偽差分反相器構成，頻率fDCRO=1/(8×td)，其中td為偽差分反相器的延時，可通過10 bit 數(shù)字控制的電流舵數(shù)模轉換器（Current Steer Digital-to-Analog Converter,CS-DAC）調(diào)節(jié)延時。整個DCRO 的調(diào)諧范圍為3.5～10 GHz，其中構成DCRO 的電流匱乏的偽差分反相器如圖4 所示。由于信號路徑上由PM0-1 和NM0-1 構成的反相器存在死鎖的可能，因此PM2-3 和NM2-3 構成的交叉耦合對用來防止振蕩環(huán)路進入死鎖狀態(tài)。交叉耦合對的尺寸應足夠大，從而阻止DCRO 進入死鎖狀態(tài)，無法振蕩。同時尺寸也不應該過大，過大會導致功率的消耗和噪聲的增加，因此需要考慮這兩種情況，選取合適的尺寸。

脈沖產(chǎn)生模塊根據(jù)注入時鐘Inj_clk（499.2 MHz或998.4 MHz）的頻率，產(chǎn)生相同頻率且脈寬為40～100 ps 的窄脈沖Inj，送入DCRO。如果Inj 的脈寬過寬或過窄都可能導致電路無法鎖定，因此要將脈寬控制在一定范圍內(nèi)。對于注入晶體管M0 的尺寸也需要仔細設計，其與Inj 的脈寬具有相同的效果，決定了注入強度。M1 為負載匹配，與M0 尺寸相同。ILRO 根據(jù)Inj 頻率的不同，將頻率鎖定在Inj 頻率的8 次諧波處，也就是該設計的兩個中心載頻：3 993.6 MHz 和7 987.2 MHz。由圖4 中的時序圖可以看到，DCRO 的輸出相位周期性地與干凈的參考時鐘沿重新對準，以抑制DCRO 電路的長期噪聲，優(yōu)化了DCRO 本身不理想的相位噪聲。由于DCRO 的低品質(zhì)因數(shù)，電路可以快速啟動并穩(wěn)定，同時注入鎖定技術可以瞬時鎖相，因此ILRO 可以在不發(fā)射脈沖時關閉，進一步降低電路功耗[16]。

從式（1）來看[17]，ILRO 產(chǎn)生的參考雜散如果低于-40 dBc，則對于499.2 MHz 和998.4 MHz 的參考頻率，需要自由振蕩頻率與目標鎖定頻率的差分別在5 MHz 和10 MHz 以內(nèi)。因此，采用了片上頻率估計模塊電路來校準DCRO 頻率，其在預設定的時間內(nèi)對DCRO 輸出頻率進行計數(shù)，同時采用SAR 邏輯，可在80 μs 內(nèi)完成頻率的校準。頻率估計模塊電路校準流程圖如圖5 所示。

圖5 頻率估計模塊校準流程圖

3 電路仿真

3.1 脈沖整形模塊仿真結果與分析

脈沖整形模塊主要由模擬延遲單元級聯(lián)構成。由于延遲時間隨著工藝角變化很大，因此需要采用片上DLL 環(huán)路進行校準，從而產(chǎn)生準確的延遲間隔。由圖6 可以看出，在各種工藝角下，單位延遲均可以校準到62.6±0.4 ps 以內(nèi)，很好地滿足了該設計的需求。

圖6 延遲單元的校準

3.2 ILRO仿真結果與分析

ILRO 中DCRO 的開環(huán)頻率范圍為3.5～10 GHz，可覆蓋絕大部分UWB 頻帶，包括該設計的所需頻點3 993.6 MHz 和7 987.2 MHz。圖7 表示的是注入頻率為998.4 MHz，ILRO 輸出頻率為7 987.2 MHz 時，DCRO、ILRO 和注入時鐘Inj 的相位噪聲曲線。可以看到，相較于DCRO，ILRO 在10、100 和1 MHz 頻偏處分別優(yōu)化了72、54 和29 dB 的相位噪聲，很好地改善了DCRO 較差的噪聲性能，可以為發(fā)射機提供穩(wěn)定、純凈的射頻載波。

圖7 LO為7 987.2 MHz時的相位噪聲

3.3 發(fā)射機整體仿真結果與分析

如圖8（a）所示，當使用OOK 調(diào)制且PRF 為499.2 MHz 時，數(shù)據(jù)傳輸速率為499.2 Mb/s，輸出脈沖的幅度信息與圖2 顯示的數(shù)據(jù)調(diào)制結果相符。發(fā)射機輸出脈沖的PSD 如圖8（b）所示，當脈沖寬度約為2 ns 和1 ns 時，其輸出帶寬約為1.1 GHz 和2.2 GHz，PSD 滿足了FCC MASK 的要求。所設計的發(fā)射機采用1.1 V 供電，消耗功率約為5.9 mW，其中ILRO、脈沖整形模塊、DPA 和調(diào)制模塊分別消耗2.82、0.91、1.94 和0.23 mW 的功率。經(jīng)過仿真驗證，所設計的發(fā)射機在采用40 nm 工藝，1.1 V 供電的條件下，不僅實現(xiàn)了最高可達499.2 Mb/s 的高速數(shù)據(jù)傳輸速率，而且能量效率值低，僅為11.8 pJ/bit。

圖8 發(fā)射機仿真結果

該文選取了一些高速率發(fā)射機進行對比，比較結果如表2 所示。所設計的發(fā)射機相較于文獻[18]，在相同的數(shù)據(jù)速率下具有更低的能量效率值。與文獻[19]相比，雖然數(shù)據(jù)速率低，但是具有更好的能量效率，可更好地滿足低功耗下的應用需求。

表2 發(fā)射機性能對比

4 結論

文中所設計的發(fā)射機采用注入鎖定環(huán)形振蕩器產(chǎn)生射頻載波，同時基帶信號通過基于FIR 濾波器的模擬延遲線產(chǎn)生發(fā)射所需要的波形。在滿足了FCC MASK 的要求下，發(fā)射機功率消耗僅為5.9 mW。因此得到了一種低功耗、高速率的IR-UWB 發(fā)射機，其工作頻率為3 993.6 MHz 和7 987.2 MHz，具有1.1 GHz 和2.2 GHz 兩種發(fā)射帶寬，同時支持OOK 和BPSK 調(diào)制方式。通過仿真驗證，所提出的IR-UWB發(fā)射機的最大數(shù)據(jù)速率為499.2 Mb/s，能量效率僅為11.8 pJ/bit，可以較好地滿足低功耗高速率無線通信的需求。