基于ARM+FPGA 雙核異構(gòu)的SiP 設(shè)計

車 巖

（中國電子科技集團(tuán)公司第四十七研究所，沈陽 110000）

1 引言

隨著微電子技術(shù)高速發(fā)展，高集成度、小型化是未來電子產(chǎn)品的發(fā)展趨勢。于是，新型的封裝形式——系統(tǒng)級封裝（System in Package,SiP）[1]得到了越來越多半導(dǎo)體廠商的青睞，得到了迅速發(fā)展。SiP 技術(shù)是集成電路向高性能、多功能、高密度化發(fā)展的有效技術(shù)途徑，相較于后摩爾時代基于CMOS工藝的主流系統(tǒng)集成技術(shù)片上系統(tǒng)（System on Chip,SoC）而言，它朝著超越摩爾定律（more than Moore）的方向在發(fā)展。作為當(dāng)前實現(xiàn)系統(tǒng)小型化的主流技術(shù)手段，SiP 是通過先進(jìn)的封裝技術(shù)，將不同工藝、不同架構(gòu)、不同功能的裸芯集成到一個封裝中，即異質(zhì)異構(gòu)集成，以此有效地解決SoC 所面臨的研發(fā)成本高、設(shè)計周期長、驗證和生產(chǎn)工藝復(fù)雜等問題，必將在未來技術(shù)發(fā)展中發(fā)揮極重要的角色。

2 雙核異構(gòu)SiP 設(shè)計原理

ARM+FPGA 雙核異構(gòu)SiP 的內(nèi)部集成了1 個FPGA 裸芯、1 個基于ARM Cortex-M4[2]的MCU 裸芯、1 個flash 裸芯、1 個電平轉(zhuǎn)換功能裸芯、4 個RS422 收發(fā)器裸芯，此外還包括若干阻容分立器件。其功能框圖如圖1 所示。

圖1 ARM+FPGA 雙核異構(gòu)SiP 原理框圖

所選裸芯片的主要技術(shù)指標(biāo)如下：

1）MCU：選取集成了ARM Cortex-M4 內(nèi)核的32位高性能MCU[3]，主頻168MHz；內(nèi)部flash 容量1MB；SRAM 大小（192+4）kB；支持FSMC 接口；支持SWD&JTAG 調(diào)試接口；具有豐富的外設(shè)資源，包括GPIO、USART、ADC、DAC、RTC、USB、CAN(2.0B)、SPI、I2C、DMA、以太網(wǎng)MAC、SDIO、PWM 等。

2）FPGA：采用先進(jìn)的55nm 低功耗工藝，邏輯規(guī)模為19600 查找表（LUTs），嵌入式存儲器（ERAM）容量為1088kbit，內(nèi)部DSP 數(shù)量為29 個，PLL 數(shù)量為4 個。

3）Flash：選用串行SPI 接口flash 存儲器，屬于非揮發(fā)存儲器，可多次寫入、讀出，具備掉電保持存儲數(shù)據(jù)信息的特性，存儲容量為64Mbits。

4）電平轉(zhuǎn)換器：支持?jǐn)?shù)據(jù)高速傳輸，16 位數(shù)據(jù)通道分為兩組，每組通道分別有獨(dú)立的使能端以及方向控制端。信號通道兩側(cè)供電電源可獨(dú)立設(shè)置。

5）RS422 收發(fā)器：選用一款3.0～5.5V 供電、全雙工、低功耗產(chǎn)品，支持RS-485/ RS-422 協(xié)議，包括一個驅(qū)動器和一個接收器，兩者均可獨(dú)立傳輸信號。

MCU 與FPGA 的連接是通過FSMC 的接口來實現(xiàn)的，具體連接關(guān)系如圖2 所示。FSMC 接口信號只做內(nèi)部互聯(lián)，不做外部引出。

圖2 MCU 與FPGA 連接示意圖

MCU 與FPGA 的連接采用FSMC 接口的異步模式A 的時序，包括讀時序和寫時序，如圖3 示。

圖3 FSMC 接口異步模式A 時序

由于FPGA 是SRAM 型，需要外部flash 存放FPGA 的配置文件。系統(tǒng)上電后，從flash 中加載FPGA 的配置文件，用于配置FPGA。FPGA 與外部flash 的連接通過SPI 接口來實現(xiàn)，具體連接如圖4所示。

圖4 FPGA 與flash 連接示意圖

某型號RS422 收發(fā)器具有全雙工、低功耗特點(diǎn)。FPGA 與4 個RS422 收發(fā)器連接是通過UART接口來實現(xiàn)，如圖5 所示。

圖5 FPGA 與RS422 收發(fā)器連接示意圖

FPGA 與電平轉(zhuǎn)換器的連接如圖6 所示。通過共用總線SCK、MOSI、MISO 的信號，片選信號CS1～CS6 來實現(xiàn)6 路SPI 的接口功能。其中電平轉(zhuǎn)換器的作用是實現(xiàn)3.3V 與5V 之間的電平轉(zhuǎn)換。

3 基板設(shè)計及仿真

基板原理圖設(shè)計軟件選用Cadence 平臺Orcad組件[4]，主要設(shè)計思想如下：

MCU 按照144 引腳的封裝引出；FPGA 裸芯3.3V電源、1.2V電源、BANK 電源、地、I/O 信號的PAD 均引出；3.3V 電源、1.2V 電源、地在基板上分別進(jìn)行互聯(lián)；每組BANK 電源至少引出1 組；I/O 信號除內(nèi)部互聯(lián)外，均引出到Ballmap 上；所有裸芯3.3 V 數(shù)字電源互聯(lián)；數(shù)字地互聯(lián)。

基板版圖設(shè)計選用的軟件為Cadence 平臺SiP組件。主要設(shè)計規(guī)則可歸如下：

外觀尺寸17mm×17mm，封裝形式為BGA400[5]，pitch 為0.8mm；Finger 尺寸為70μm×150μm，最小pitch 為120 μm；裸芯到裸芯最小距離為500 μm；Finger 距離裸芯最小距離為300μm；鍵合絲選取直徑20 μm 金絲，最大長度為3600 μm；Finger（邊緣）到基板外框最小距離為150μm；走線（邊緣）到基板外框最小距離為100 μm；基板版圖最小線寬為35μm；鐳射孔[6]的孔徑、孔盤之比為80μm/180μm。

按照上述規(guī)則與設(shè)計，完成裸芯布局。考慮到銅布線的厚度及印制板廠工藝水平等因素，信號走線寬度選為35μm，間距為50μm。信號互聯(lián)主要在TOP 層完成，第二層為地層，第三層為電源層，Bottom層為SiP 對外引出信號連接到BGA 球的布線。

在設(shè)計中還應(yīng)該注意到，由于BT 基板厚度很薄，很容易出現(xiàn)翹曲的問題。可通過采取一定的技巧，有效緩解BT 基板翹曲的問題。

BT 基板上具有覆銅區(qū)域，通過控制BT 基板對稱層的殘銅比小于15%，可以有效避免基板翹曲問題。具體而言，BT 基板的頂層與底層為對稱層；第二層與第三層為對稱層。殘銅比則是指對稱層中兩層銅重量百分含量的差值。

另外，通過在BT 基板上的覆銅區(qū)域設(shè)置排氣孔，基板上設(shè)置綠油層，并在金手指區(qū)域開設(shè)大于等于50μm 的窗口來提高塑封料的結(jié)合度，也可以有效避免基板翹曲問題。

4 工藝與測試系統(tǒng)設(shè)計

封裝形式采用塑封BGA400，20μm 金絲引線鍵合[7]，如圖7 所示，尺寸參數(shù)的取值如表1 所示。

圖7 引線鍵合圖

基板采用4 層BT 基板，它是一種使用BT 樹脂（Bismaleimide 和Triazine 兩種成份）為材質(zhì)的PCB，具體材質(zhì)結(jié)構(gòu)及各層厚度如表2 所示。

表2 BT 基板疊層構(gòu)成

測試系統(tǒng)從結(jié)構(gòu)上包括測試板和PC 機(jī)兩個部分，結(jié)構(gòu)示意圖如圖8 所示。測試板的功能是為被測SiP 模塊提供電源、晶振、接口電路等[8]。PC 機(jī)用來調(diào)試、下載SiP，通過RS422 轉(zhuǎn)USB/CAN 調(diào)試器等對通信接口進(jìn)行測試。PC 機(jī)通過串口或網(wǎng)口與測試板通信，并顯示、保存測試結(jié)果。

圖8 測試系統(tǒng)結(jié)構(gòu)框圖

5 結(jié)束語

所探討的基于ARM+FPGA 的雙核異構(gòu)SiP，立足于系統(tǒng)級封裝技術(shù)，與傳統(tǒng)的PCB 設(shè)計相比，在實現(xiàn)相同功能的條件下，占用的空間僅是傳統(tǒng)模組的10%；與SoC 相比，研發(fā)時間僅是SoC 的10%，研發(fā)成本為SoC 的5%左右。此外該SiP 功能齊全、性能穩(wěn)定，相對于傳統(tǒng)的單板系統(tǒng)，具有可定制、體積小、功耗低、重量輕等優(yōu)點(diǎn)，可為嵌入式系統(tǒng)的未來發(fā)展提供一種全新的解決途徑。