一種可調延時超窄脈沖觸發序列產生技術*

姚鼎一，景 寧，張敏娟，余 甜

（1.中北大學 信息與通信工程學院，山西 太原 030051；2.中北大學 前沿交叉科學研究院，山西 太原 030051）

0 引言

近年來，對更高數據率和更可靠通信系統的需求推動了高頻信號的發展，使用傳統的奈奎斯特定理對高頻信號進行采樣已經受到極大的限制，如5G 無線通信系統，其工作頻率高達50 GHz，對其進行實時采樣需要高達100 GS/s[1?2]。目前，國內對于ADC 采樣率的研究最高可達20 GS/s，對于獲取10 GHz 以上高頻信號，只能依賴于國外高速采集模塊，且高速ADC 一般僅有6～8 bit，轉換位數變低，采樣精細度也隨之降低，而等效采樣作為前沿技術，可以在信號的不同周期進行順序采樣，極大地降低了對采樣率的要求，且可以實現14 bit 及以上垂直分辨率[3]，提高了采樣精細度。對信號進行等效采樣，關鍵在于被測高頻信號周期極短，需要一種極窄脈沖信號作為本振信號在ps 級時間內觸發信號。故產生一種延時步進可調、邊沿極窄的脈沖信號是進行等效采樣、重構波形的關鍵技術。

目前，是德科技和泰克公司對精密延時觸發電路的研究已經應用于86100 系列、N1000 系列、TSO820 系列產品，延時步進達到ps 級，最高模擬帶寬達70 GHz 以上[4?5]。而國內關于精密延遲技術的研究并沒有較為成熟的方案。天津大學陳澤洋等人利用現場可編程門陣列（FPGA）設計的延遲發生電路穩定性較好，但精細延時步進最小僅達到16 ps，由于抖動時間為450 ps、測量時間較長等問題，其可測高頻信號約為10 GHz。中國科學與技術大學張文哲等人提出基于多級時間插值方法實現脈沖序列的產生，但該方法對時序要求極高，且需要較長的時間建立延遲鏈，系統整體運行較慢[6?7]。

在本文中，利用數字延時電路與模擬調理電路結合起來，以產生一種延時范圍可變、高精細延時步進、邊沿時間極短的脈沖信號。采用數字電路電壓控制法進行延時范圍及步進的調整，通過三極管與階躍恢復二極管的級聯電路對脈沖信號進行壓縮處理，達到輸出信號脈沖寬度窄、延時步進可控的效果。

1 延時超窄觸發序列產生原理

取樣示波器主要要通過順序等效采樣對信號進行采集。精密時基模塊作為取樣示波器輸入前端，通過對外部輸入的高頻觸發信號進行調理，產生延時超窄脈沖信號，控制取樣器對高頻被測信號進行取樣。

等效時間的采樣方式，在某種意義上不需要受到奈奎斯特采樣定理條件限制，同樣可以達到高精度的信息采集結果[8]。等效采樣技術是利用時域展寬技術來實現用低速的ADC 轉換器對高頻信號的數據采集，它是在被測信號一個周期或若干個周期采集一個點，通過多次采樣，可以保證能在一定時間內獲得一個信號周期內的所有取值，從而重構目標信號，這等價于一次完整的實時采樣過程[9]。

等效采樣的關鍵是采樣兩點之間Δt的控制，即對延時步進的控制，本文主要通過數字電壓控制方法調整延時步進，工作原理如圖1 所示。

圖1 數字電壓控制法原理

延時模塊主要由3 部分組成：線性斜波發生器、DAC轉換器和比較器。當計數器產生的進位脈沖經D 觸發器同步進入延時模塊，通過FPGA 設定DAC 數字輸入，使其電壓從零階梯狀上升到設定的閾值電壓，FPGA 數字輸入改變，DAC 閾值電壓與延時范圍隨之改變，在DAC 階梯波形與斜波信號進行周期比較后，進位脈沖在比較器輸出上升沿觸發產生延時取樣脈沖。

產生的延時脈沖信號存在幅度小、脈寬大的問題，無法驅動取樣器對高頻信號進行采樣，需要對延時序列進行幅值放大與脈寬壓縮[10]。本文主要利用階躍恢復二極管的特性對延時序列進行處理，工作原理如圖2 所示。

圖2 階躍恢復二極管工作原理

普通二極管由于單向導通特性，表現出極具特點的開關特性。當二極管兩端加上反向電壓，電流并不是立即趨近于零，而是先突跳至式（1），并保持一段時間不變，放電后電流趨近于零，如圖2（a）所示。

其中,IF為正向導通電流，IR為反向電流，EV為二極管兩端電壓，RL為負載電阻。二極管的反向恢復時間由存儲時間與暫態時間相加，總時間T為：

式中，T為二極管反向恢復總時間，TS為存儲時間，TT為暫態時間。

階躍恢復二極管作為一種特殊的變容器，在進入反向偏置狀態時，階躍恢復二極管內的多數載流子所用復合時間比普通二極管少很多，故階躍恢復二極管的暫態時間極短，上下沿時間可以達到皮秒級別[11?12]。通過階躍恢復二極管可以對脈沖邊沿壓縮到皮秒級。

SRD 等效電路模型如圖2（b）所示。在電流i正向流通時，SRD 正偏,二極管結電容電壓近似為零并開始充電；當SRD 兩端施加反偏電壓，SRD 上的儲存電荷開始放電，這時二極管壓降仍等于0。但是當儲存電荷快要放電完畢時，電流會突然減小，而電感作為感性元件,將阻止電流變小，從而產生一個反向高電壓，這時二極管上就有一個反向高壓脈沖出現，電流減小得越快，這一感應電壓脈沖幅度越大，下降沿越抖[13?15]。此后,二極管重復上述的過程，周期性地產生窄脈沖信號。

2 延遲觸發序列產生電路設計

本文設計電路主要由兩部分組成，即前級延時電路和后級脈沖調理電路。首先由外部輸入100 MHz～12 GHz 時鐘信號作為觸發信號，經過分頻后反饋給FPGA 測頻，FPGA 經內部時鐘計數測量準確得知輸入信號頻率，控制計數器與延時時間，產生可編程延時觸發序列，由于產生的序列幅值過小，脈沖下降沿時間過長，無法驅動混頻器對被測信號進行采樣，需要經過三級功分放大電路對觸發序列的關鍵指標進行調理優化，達到采集高頻信號的需求。

2.1 延時電路設計

精密時基系統圖如圖3 所示，首先外部觸發信號經過一級分頻與二級分頻模塊，扇出兩路差分同步觸發信號，一級分頻為可編程模塊，由兩片HMC862 級聯組成，最大分頻為64 分頻，并可以將輸入單端信號轉為差分信號；二級分頻由兩片MC100EP33 級聯為固定16 分頻，通過固定分頻反饋給FPGA，每100 ms 進行一次測頻，后FPGA 控制一級可編程分頻模塊使同步觸發信號頻率降頻至256 MHz～512 MHz 范圍內。在確定分頻比的同時，另一路同步觸發信號作為時鐘驅動MC10EP196 計數器工作，FPGA 通過設置計數器初始值產生50 kHz 的進位脈沖信號，經過D 觸發器后進位脈沖與觸發信號同步，輸入給延時模塊進行延時處理，延時參數Δt與上位機時基檔位Td和采樣點數N有關，計算公式如式（3）所示:

圖3 可編程延遲觸發序列產生技術系統示意圖

式中，Δt為延時步進，N為采樣點數，Td為時基擋位，時基擋位設置為100 fs/div～125 μs/div 多個擋位。確認延時參數Δt后，通過FPGA 將延時參數Δt轉化為對應的DAC 輸出的電壓控制延時模塊，即可對進位脈沖信號進行Δt的延遲，最終產生延時步進范圍0～2.4 ns 可調，采樣率最低1 ps，幅值1.5 V 左右的延時觸發序列。

2.2 脈沖信號調理電路設計

為了滿足混頻器的工作條件，對被測信號進行采樣，觸發信號幅值需大于5 V，邊沿時間小于200 ps，故需要對延時信號進一步的優化，提高負脈沖的幅值，壓縮脈沖寬度。為此設計了脈沖信號調理電路，該電路主要由三極管和階躍恢復二極管級聯構成，利用容性與感性器件對負脈沖信號進行壓縮和幅度放大，得到超窄脈沖信號，使脈沖的下降沿能達到皮秒數量級，從而滿足取樣器的高帶寬輸入要求。

雙通道調理電路為多級串聯電路，每個三極管的輸出為一級，延時觸發序列進入調理電路，首先由5 GHz寬帶PNP 三極管Q1 對信號進行反向及幅值放大，Q2 和Q3 為7 GHz 寬帶NPN 三極管，前者組成射極跟隨電路，利用射級跟隨器高輸入阻抗低輸出阻抗的特性，對幅值進行偏置調節，提高電路帶載能力；后者對信號再次反相，進行幅值放大。D1 為階躍恢復二極管，選用MACOM 公司的MMD820 二極管，暫態時間最小可達80 ps，與L1、R8 及C8 對信號進行壓縮與放大，改善脈沖的前后沿，通過改變儲能器件C8 的容值，幅值及邊沿時間也隨之改變，容值越小，充放電時間越短，邊沿時間也就越短，但幅值也因此較小，為滿足兩者要求，選取5 pF電容。最終電路設計如圖4 所示。

圖4 級聯電路仿真圖

3 實驗結果及數據分析

3.1 仿真驗證

3.1.1 延時觸發序列電路仿真

利用ADI 公司的LTspice 軟件對延時觸發序列電路進行仿真。通過參數設置使輸入信號模擬DAC 階梯輸出，在DAC 電壓轉換完成后，進位脈沖進行相應的步進延時，展開圖如圖5 所示。

圖5 延時電路仿真結果

3.1.2 脈沖信號調理電路仿真

脈沖信號調理電路同樣使用LTspice 軟件進行仿真。設置輸入為900 mV 的脈沖信號，經過三級三極管級聯電路后，脈沖信號幅值變大，電壓偏置進行了調整，經過階躍恢復二極管及外圍電路后，輸出窄脈沖信號，其與輸入信號對比結果如圖6 所示。

圖6 輸入輸出信號對比圖

最終輸出信號仿真幅值為5 V 左右，脈沖邊沿相較于輸入信號明顯變窄。通過仿真可知，脈沖調理電路可以對延時觸發信號進行優化處理。

3.2 實測驗證

為了驗證所設計電路的功能完整性，對設計的延時觸發序列產生電路與調理電路進行分別調試及聯調測試。搭建硬件測試平臺如圖7 所示。

圖7 硬件測試平臺

電路板（1）為時基電路，電路板（2）為脈沖調理電路。通過射頻源E8257D 產生信號，使用采樣率為20 GSa/s、帶寬為4 GHz 的示波器(RTO2044)對信號進行測量。

3.2.1 時基電路測試與分析

時基電路作為等效采樣的關鍵，其脈沖延時范圍、邊沿時間及幅值是重要分析參數。使用射頻源產生1 GHz 射頻信號作為外部觸發信號輸入給時基電路，使用示波器來測量延時范圍。設置延遲模塊進行2 000 次步進延遲，每次步進延遲1 ps，總延遲范圍為2 ns，取樣周期為20 μs。以延時輸出為同步參考，將其下降沿作為觸發條件，將60 MHz 正弦波用高頻線纜連接至示波器進行觀察。如圖8（a）所示，在示波器余暉模式下，從示波器的時域上分析，最終正弦信號相對于初始相位依次移位2 ns，滿足延2 ns 動態延遲范圍。將延時輸出展開分析，示波器時域刻度調整到200 ps/div，通過光標對幅值與下降沿時間進行精密測量，如圖8（b）所示，輸出幅值為1.5 V，邊沿時間為466 ps，還需進行調理優化。

圖8 時基電路測試結果

3.2.2 脈沖信號調理電路測試與分析

延時電路連接至調理電路，先經過3 個級聯三極管對信號幅值及邊沿進行調整，一級輸出對輸入反相調節，幅度放大至5 V 左右，經二三級改善脈沖邊沿，提高電路帶負載能力。

最后通過階躍恢復二極管及外圍電路對信號進行脈寬壓縮及幅值放大，脈沖的下降時間作為驅動取樣器的重要指標，在達到0～200 ps 范圍內，取樣器才會進行信號采樣工作。在本文進行的測試中，下降時間是從脈沖振幅的10%～90%計算。圖9（a）顯示了下降沿測試的結果，將超窄脈沖展開分析，由光標測得下降時間為109 ps，振幅為10.12 V，滿足設計要求。通過對輸入輸出信號進行比較，如圖9（b）所示，可知脈沖調理電路對延時脈沖的幅值與邊沿時間進行了極大的改善。

圖9 下降沿測試結果

通過以上設計的仿真與測試結果可以發現，本次設計的觸發序列及調理電路主要特點是采樣帶寬較寬，信號邊沿極窄，工作幅值適中。與近幾年出現的其他脈沖調理技術相比有較為優秀的綜合性能指標，對比結果如表1所示，相較于其他兩種調理技術，脈沖信號經本方案調理后邊沿更窄，脈沖寬度即等效采樣率較高，且幅值可以驅動后級取樣器對高頻信號進行采樣。

表1 本方案與其他調理技術指標對比

4 結論

本文針對觸發信號的延時范圍與邊沿時間等重要指標進行深入研究，設計了觸發序列產生與調理電路，由此產生的脈沖信號可以輸出到采樣器，對高頻信號進行精確采樣。通過FPGA 編程，精密時基信號的延遲范圍可以精確控制在0～2.4 ns 范圍內，采樣率可達1 ps。此外，脈沖信號通過調理后下降沿極窄，這使采樣過程中的失真最小化。實驗結果表明，延時觸發序列信號的振幅可以達到10 V 左右，其下降沿可以控制在120 ps 之內，使觸發信號的各個指標得到大幅度優化，適合用于采樣器對更高頻信號的等效采樣。