同步輻射裝置主信號源的擴展方法研究*

張 愷，韋業龍，陳秋菊，吳叢鳳，龐 健，唐運蓋，杜百廷，張善才，馮光耀

（中國科學技術大學，安徽 合肥 230026）

0 引言

主信號源是同步輻射裝置的關鍵組成部分之一，它不僅用于產生同步輻射光源各子系統所需的穩定度極高的參考信號，還用于生成整個裝置的控制系統所需的高精度工作時鐘，其性能決定著整個控制系統的性能[1]。

例如即將開工建設的第四代同步輻射光源——合肥先進光源（HALF），其超導主高頻系統提供的加速電場需滿足RMS≤0.1%的幅度穩定度和RMS≤0.1°的相位穩定度，這就意味著HALF 超導主高頻系統的低電平控制器需達到0.01%的幅度穩定度和0.01°的相位穩定度[2]。要達到這一精度，低電平系統參考信號的質量是極為關鍵的控制因素，這一參考信號就來自同步輻射裝置的主信號源[3]。除此之外，直線加速器系統、注入器系統、束流測量系統等子系統都需要主信號源提供其正常運行所需的參考信號或同步時鐘[4]。

目前絕大多數同步輻射光源的主信號都直接使用高精度射頻信號源產生，其相位噪聲和時鐘抖動都極小，但商業信號源價格昂貴，且同步輻射裝置只需要一個或幾個頻點，對于射頻信號源幾個GHz 的帶寬是資源浪費；同時射頻信號源一般只配備一路輸出，而同步輻射裝置有多個子系統需要主信號作為參考或工作時鐘，這種情況下就必須使用功分器進行信號的分配。使用功分會導致每路輸出比主信號的幅度衰減若干個dB，并且輸出信號的相位也無法保持一致[5]。同步輻射裝置的某些子系統為了將減弱的信號恢復到可以使用的幅度，還要在支路上加入功放電路對信號進行放大，從而引入噪聲，大大降低了主信號的精度，影響了后續的使用[6]。

針對上述問題，本文利用射頻捷變芯片AD9361，將待擴展的主信號下變頻至基頻，獲取其幅度、相位信息后，采用直接數字合成（DDS）技術重構基頻，再利用AD9361 的多個發射通道重新上變頻輸出主信號，實現了主信號源的通道擴展。AD9361 的高性能足以保證擴展信號的幅度、頻率、相位精度與主信號能夠保持高度一致，從而解決同步輻射裝置主信號使用功分器分配導致的幅度衰減與精度下降問題。本文搭建了實驗平臺，開展了射頻信號源擴展的實驗研究，并對實驗結果進行了分析。

1 射頻信號源擴展原理

1.1 AD9361 性能參數及工作原理

AD9361 是一款高性能、高集成度的射頻捷變收發器（RF Agile Transceiver）。該器件的可編程性和寬帶能力使其成為多種收發器應用的理想選擇。

AD9361 為寬帶零中頻架構，具有自動增益控制、直流失調校正、正交校正和數字濾波等功能，采用獨立的雙通道接收和雙通道發射。射頻信號的調諧范圍為70 MHz～6.0 GHz，射頻帶寬范圍為200 kHz～56 MHz，擁有集成的12 位模/數轉換器（Analog to DigitalConverter，ADC）和數/模轉換器（Digital to Analog Converter，DAC）[7?8]。

接收通道如圖1 所示，接收端為寬帶零中頻架構。接收到的信號經過低噪聲放大器后將信號分為I/Q 兩路，再分別與正交的本振信號混頻得到I/Q 兩路基帶信號，通過12 位ADC 對信號進行數字化處理[9]。模擬信號經ADC 轉換為數字信號后，通過固定階數的半帶濾波器和可編程FIR 濾波器進行數據速率抽取處理，最后將信號數據傳輸至基帶處理器。同樣，每個AD9361 芯片中均含有兩個獨立的接收通道，其功能也均由外部控制單元進行設置。

圖1 AD9361 接收通道框圖

AD9361 的發射通道如圖2 所示。在發射路徑中，從基帶處理器讀取到I/Q 兩路數據，通過FIR 濾波器和3 個固定階數的半帶濾波器濾波和數據速率插值處理，濾波器可設置為旁路[10]。I/Q 兩路的12 位DAC 具有可調的采樣速率，信號通過DAC 轉換為模擬信號后，兩路信號將進行濾波以移除采樣偽像，最后饋入混頻器進行上變頻和相位自動校準。I 路和Q 路信號進行合路，形成輸出級的射頻信號發射出去[11]。AD9361 芯片中包括兩個獨立的發射通道，并由外部控制單元實現互相獨立功能設置。

圖2 AD9361 發射通道框圖

1.2 信號源擴展方法及裝置設計

對信號源的擴展可采用一定數量的AD9361 射頻電路來實現。擴展方法的工作原理如圖3 所示，具體方法如下。

圖3 信號源擴展原理框圖

利用一塊AD9361 芯片的1 路RX 對信號源某一通道的原始信號進行下變頻接收，經I/Q 正交解調得到原始信號的幅度及相位信息后，經FPGA 主控模塊的ADC采 樣、DDS 合 成，再經DAC 轉換 至N塊AD9361 芯 片中，同時通過FPGA 電路同步控制2N路TX 上變頻發射，利用AD9361 芯片的高性能精確“復制”待擴展通道的原始信號，從而實現對信號源1 路原始信號的高一致性擴展。

按照上述方法，信號源擴展裝置采用AD9361+FPGA 的硬件架構。整個裝置主要由AD9361 射頻收發器模塊、FMC（FPGA Mezzanine Card）連接模塊、電源模塊和ZYNQ FPGA 主控模塊組成，硬件架構框圖如圖4所示。

圖4 信號源擴展裝置硬件架構框圖

其中，ZYNQ 系列FPGA 處理器將雙核ARM Cortex-A9 MPCore 處理器的處理系統（Processing System,PS）與可編程邏輯資源的可編程邏輯（Programmable Logic,PL）系統集成在一起，靈活性、可配置性更高，功耗更低，提高了數字信號處理的效率和速度[12?13]。ZYNQ 系列可擴展處理平臺具有軟件、硬件和I/O 的可編程性，可通過AXI 總線實現ARM 與FPGA 之間邏輯功能互聯與功能擴展，可基于C++語言完成平臺功能參數配置和信息狀態讀取[14]。另外，PL 端的各個功能模塊如GPIO,SPI 等封裝成帶AXI 總線的IP 核AD9361 的接口功能模塊也封裝成AXI 總線的IP 核，方便與內核進行數據交互和功能配置[15]。PL 端與PS 端通過AXI 接口完成數據交互，其吞吐量最高可達9.6 Gb/s[16]。

2 實驗研究及數據分析

2.1 實驗平臺搭建

為了驗證所提出方法的可行性與效果，測試所設計主信號源擴展裝置的性能，搭建了相應的實驗平臺。該平臺由射頻信號源、擴展裝置、直流穩壓電源及頻譜儀組成，各儀器之間用同軸電纜線連接。首先將信號源接入射頻前端，然后通過網口將擴展裝置與PC 上位機相連，利用上位機調用FPGA 主控模塊自帶的軟件開發工具包（Software Development Kit,SDK）對擴展裝置的各項參數進行配置，再由頻譜儀監測擴展裝置射頻前端TX 輸出的4 路信號，驗證這4 路擴展信號與源信號的一致性。

擴展裝置由ZYNQ-7020 FPGA 主控模塊及AD9361射頻前端模塊組成，射頻前端模塊包含兩塊AD9361 芯片，可實現4 路RX/TX，模塊實物如圖5 所示。

圖5 基于AD9361 芯片的四收四發射頻模塊

擴展裝置中使用成熟的ZedBoard ZYNQ-7020 開發板作為FPGA 主控模塊，包含FMC 接頭，實物如圖6 所示，FPGA 主控模塊與圖5 中的射頻前端通過FMC 接口相連，組成完整的信號源擴展裝置。

圖6 ZedBoard ZYNQ-7020 FPGA 主控模塊

實驗研究中選擇作為主信號源使用的射頻信號源，型號為羅德施瓦茨SMR20，其輸出頻率為1 GHz～20 GHz，輸出功率范圍為?30 dBm～20 dBm，也在擴展實驗中；頻譜儀選用安捷倫N9020A；網分選用安捷倫E5071C。

2.2 信號源擴展實驗

擴展實驗中，首先啟動擴展裝置，初始化FPGA 的GPIO 和SPI，用 于控制FPGA 功能邏 輯并 對AD9361 寄存器的參數進行配置。進行AD9361 初始化，如果AD9361 射頻前端識別成功就會打印初始化成功。AD9361 初始化成功后進行收發端濾波器的設置，將濾波系數通過驅動函數進行對應功能配置。接下來進行DAC 初始化，其中發射信號的數據源利用AXI 總線與ARM 進行交互，通過DDR、DMA、FIFO 等功能模塊送入AXI_AD9361 接口。TX 的數據來源 于FPGA 模塊，DAC初始化成功后可以進行RX 通道的ADC 初始化，通過ADC 得到原始信號的幅度、相位信息，再通過FPGA 直接數字合成（DDS）后，再送入AXI_AD9361 接口。

配置好電路后，再對需要擴展的主信號源進行設置。主信號源輸出頻率設為6 GHz，幅度設為?2.10 dBm，連續波（CW）模式，頻譜儀測量的主信號的頻譜如圖7 所示。

圖7 主信號參數及頻譜

接著使用頻譜儀測試擴展裝置的4 路輸出信號的頻譜，如圖8 所示。

圖8 頻譜儀測得4 路擴展通道輸出信號的頻譜

重復上述實驗步驟，對C 波段6 GHz、7 GHz、8 GHz 3 個頻點進行擴展信號中心頻率及幅度（功率）的測試，結果列于表1 中。

表1 4 路擴展通道輸出信號的幅度（dBm）

由表1 可知，4 路擴展信號的中心頻率及功率與源信號高度一致，中心頻點未發生偏移，而幅度的變化與源信號相比，誤差在±0.02 dBm 以內，考慮到各個通道線纜的性能差異，這一結果仍符合AD9361 芯片的輸出通道一致性指標。

接著再使用網絡分析儀測量4 路擴展通道的相位一致性，掃描范圍為6～8 GHz，掃描步進為3 kHz。將6 GHz、7 GHz、8 GHz 作為標記點，考慮電纜傳輸造成的相位變化，只記錄4 個擴展通道的相位，測試結果如圖9所示，數據列于表2 中。可見在不同的中心頻率下，4 路擴展信號的相位保持了高度一致，誤差在0.4°以內，這一結果也符合AD9361 芯片的輸出通道一致性指標。

表2 4 路擴展通道輸出信號的相位 （°）

圖9 網分測得4 路擴展通道輸出信號的相位截圖

綜合上述實驗結果，可見使用AD9316 及FPGA 芯片搭建的電路在C 波段能對主信號源有效地進行輸出通道擴展，4 路擴展信號在中心頻率上與主信號完全相同，功率與主信號高度一致，其相位也保持了高度一致，由此可得，這4 路擴展信號完全可以作為主信號的備份供同步輻射裝置的各個子系統使用。

3 結論

為了解決同步輻射裝置主信號使用功分器分配導致的幅度衰減與精度下降問題，本文利用成熟的射頻捷變芯片AD9361，將待擴展通道的源信號下變頻后ADC，獲取其幅度相位信息后，使用FPGA 進行直接數字合成（DDS），再DAC 輸入AD9361 芯片中，利用其多個發射通道同步輸出重新上變頻的復制信號，以實現原有信號通道的擴展。搭建了硬件實驗平臺，對所提出的信號源擴展方法開展了實驗研究，對擴展信號的中心頻率、幅度、相位進行了測量與分析。實驗結果表明,所提出的方法能將信號源輸出的1 路信號有效擴展到4 路，4 個擴展通道所輸出信號的中心頻率、幅度與源信號保持高度一致，各通道的相位也保持高度一致。該方法能為同步輻射裝置的多個子系統提供高精度且同相位的主信號作為參考或時鐘使用。