Virtex-5系列SRAM型FPGA單粒子效應(yīng)重離子輻照試驗(yàn)技術(shù)研究

賴(lài)曉玲，郭陽(yáng)明，巨 艇，朱 啟，賈 亮

(1.西北工業(yè)大學(xué) 計(jì)算機(jī)學(xué)院，西安 710072；2.中國(guó)空間技術(shù)研究院 西安分院，西安 710000)

0 引言

靜態(tài)隨機(jī)存儲(chǔ)器(SRAM，static random access memory)型現(xiàn)場(chǎng)可編程邏輯門(mén)陣列(FPGA，field programmable gate array)是一種可以重復(fù)編程的FPGA，電路功能由存儲(chǔ)在器件內(nèi)部配置存儲(chǔ)區(qū)的配置文件確定，用戶可以通過(guò)配置接口進(jìn)行在線調(diào)試或者遠(yuǎn)程加載。隨著微電子技術(shù)的不斷進(jìn)步，SRAM型FPGA已經(jīng)發(fā)展成為具有豐富的可編程邏輯資源，支持高速應(yīng)用的大規(guī)模可編程器件。由于SRAM型FPGA具有高性能、可重構(gòu)的優(yōu)點(diǎn)，已經(jīng)廣泛應(yīng)用于宇航領(lǐng)域，成為星載設(shè)備的核心處理器件[1-3]。但是SRAM型FPGA具有大量配置存儲(chǔ)單元，在空間環(huán)境下受到高能粒子轟擊可能發(fā)生單粒子效應(yīng)從而對(duì)電路功能產(chǎn)生影響，因此空間應(yīng)用時(shí)必須進(jìn)行單粒子效應(yīng)敏感性評(píng)估和防護(hù)設(shè)計(jì)[4-5]。

Xilinx公司的SRAM型FPGA器件功能強(qiáng)大、性能優(yōu)異。根據(jù)性能、資源和規(guī)模的不同，該公司的SRAM型FPGA器件可分為Spartan、Artix、Kintex和Virtex系列等。其中，Virtex系列是Xilinx公司的高端器件，具有邏輯資源豐富、高帶寬、高速度和大規(guī)模集成的特點(diǎn)，適用于高端通信、數(shù)據(jù)中心、嵌入式視覺(jué)、高性能計(jì)算和控制系統(tǒng)等領(lǐng)域，也越來(lái)越多的應(yīng)用在航空航天中[6]。

SRAM型FPGA可以看作由配置存儲(chǔ)器和用戶可編程邏輯構(gòu)成的兩層架構(gòu)[7]。用戶可編程邏輯包括可編程塊(CLB，configuration logic block)、IO塊(IOB，IO Block)、塊存儲(chǔ)器(BRAM，block RAM)、數(shù)字時(shí)鐘管理模塊(DCM，digital clock manager)、DSP48、其他資源(如處理器核、PCIe、高速接口等)。用戶可編程邏輯的具體功能與連接關(guān)系由配置存儲(chǔ)器(CRAM，configuration RAM)決定。SRAM型FPGA兩層架構(gòu)示意圖如圖1所示。

圖1 SRAM型FPGA兩層架構(gòu)示意圖[7]

根據(jù)國(guó)內(nèi)外試驗(yàn)研究[8-9]，Xilinx公司的SRAM型FPGA屬于體硅CMOS器件，空間應(yīng)用時(shí)主要受到總劑量效應(yīng)和單粒子效應(yīng)的影響。單粒子效應(yīng)包括單粒子閂鎖(SEL，single event latch-up)、單粒子翻轉(zhuǎn)(SEU，single event upset)、單粒子功能中斷(SEFI，single event function interruption)和單粒子功能失效(SEF，single event failure)[10-12]。SEL是指單個(gè)粒子入射產(chǎn)生的電荷觸發(fā)了器件內(nèi)部的寄生P-N-P結(jié)構(gòu)電流正反饋，最終導(dǎo)致器件燒毀。SEU是指單個(gè)粒子入射引起電荷沉積導(dǎo)致的存儲(chǔ)單元狀態(tài)翻轉(zhuǎn)。SEFI是指器件中的特殊存儲(chǔ)單元發(fā)生SEU后導(dǎo)致器件功能喪失，如SelectMAP SEFI、FAR SEFI及POR SEFI等。SEF是指用戶邏輯電路中的存儲(chǔ)單元(主要指觸發(fā)器Flip-Flop和BRAM)或配置存儲(chǔ)器發(fā)生SEU造成用戶功能電路錯(cuò)誤或者失效。SEFI和SEF都是器件內(nèi)部的存儲(chǔ)單元發(fā)生SEU對(duì)電路功能造成影響，區(qū)別在于存儲(chǔ)單元的類(lèi)型和所屬電路功能不同。

SRAM型FPGA空間應(yīng)用時(shí)，用戶主要關(guān)心器件所加載的用戶功能電路在軌發(fā)生SEF的概率。導(dǎo)致用戶電路失效的來(lái)源主要包括CRAM、BRAM、用戶Flip-Flop和特殊電路寄存器發(fā)生的單粒子翻轉(zhuǎn)。CRAM發(fā)生單粒子翻轉(zhuǎn)可能導(dǎo)致查找表(LUT)、CLB、路由矩陣、布線開(kāi)關(guān)等發(fā)生變化，造成電路邏輯錯(cuò)誤或互聯(lián)線橋接錯(cuò)誤，引起工作電流增加，此外，SEU在用戶邏輯電路中通過(guò)故障耦合和傳遞，最終導(dǎo)致用戶電路輸出錯(cuò)誤、功能異常甚至功能中斷。CRAM的單粒子翻轉(zhuǎn)在FPGA全部單粒子翻轉(zhuǎn)事件中占90%至95%，是器件發(fā)生SEF的主要原因。BRAM一般用于存儲(chǔ)用戶電路運(yùn)算過(guò)程中產(chǎn)生的大量數(shù)據(jù)或參與計(jì)算的參數(shù)。根據(jù)數(shù)據(jù)更新頻率的快慢，單粒子翻轉(zhuǎn)導(dǎo)致電路運(yùn)算結(jié)果錯(cuò)誤的持續(xù)時(shí)間存在差異。用戶Flip-Flop用于實(shí)現(xiàn)控制電路中的寄存器或少量數(shù)據(jù)寄存，發(fā)生單粒子翻轉(zhuǎn)可能導(dǎo)致電路狀態(tài)異常或者運(yùn)算數(shù)據(jù)錯(cuò)誤。NASA給出了SRAM型FPGA單粒子功能失效率(SEF)的計(jì)算公式[5]：

P(fs)error∝PConfiguration+P(fs)Functional Logic+PSEFI

(1)

其中：PConfiguration是配置存儲(chǔ)器翻轉(zhuǎn)導(dǎo)致的失效率；P(fs)Functional Logic是用戶邏輯電路翻轉(zhuǎn)導(dǎo)致的失效率，主要來(lái)源是用戶Flip-Flop的單粒子翻轉(zhuǎn)和組合邏輯的單粒子瞬態(tài)被后續(xù)寄存器捕獲后產(chǎn)生的翻轉(zhuǎn)；PSEFI是器件發(fā)生SEFI導(dǎo)致的失效率，概率極低。可以看出，CRAM、BRAM和用戶Flip-Flop發(fā)生的單粒子翻轉(zhuǎn)是導(dǎo)致器件功能失效的主要因素，是單粒子翻轉(zhuǎn)防護(hù)設(shè)計(jì)的重點(diǎn)對(duì)象。

國(guó)內(nèi)外學(xué)者開(kāi)展了大量針對(duì)Xilinx公司的SRAM型FPGA器件單粒子效應(yīng)的地面模擬輻照試驗(yàn)。在美國(guó)國(guó)家航空航天局NASA針對(duì)商用現(xiàn)貨(COTs，commercial off-the shelfs)器件編寫(xiě)的器件輻射環(huán)境選用指南[13]中，將Xilinx的SRAM型FPGA器件的單粒子效應(yīng)指標(biāo)數(shù)據(jù)進(jìn)行了整理歸納。如圖2所示，該圖為在重離子加速器試驗(yàn)中獲取的SEU韋布爾曲線，主要覆蓋了制造工藝特征尺寸在180 nm～16 nm范圍的SRAM型FPGA器件。從圖中可以看出，工業(yè)級(jí)器件的單粒子翻轉(zhuǎn)效應(yīng)的線性傳輸能(LET，linear energy transfer)閾值均小于3 MeV·cm2/mg，不能滿足在軌單粒子翻轉(zhuǎn)指標(biāo)要求，需對(duì)該類(lèi)器件進(jìn)行加固設(shè)計(jì)[14-16]，并對(duì)加固的有效性進(jìn)行準(zhǔn)確評(píng)估。上述器件CRAM在地球同步軌道(GEO)上的SEU概率如表1所示。

表1 Xilinx主要器件配置存儲(chǔ)區(qū)的GEO在軌預(yù)示

圖2 Xilinx的主要SRAM型FPGA器件的配置存儲(chǔ)器單粒子翻轉(zhuǎn)試驗(yàn)數(shù)據(jù)[13]

Virtex-5系列包含宇航級(jí)與工業(yè)級(jí)器件。宇航級(jí)器件型號(hào)為XQR5VFX130T，采用三模冗余、單粒子瞬態(tài)濾波、12管DICE結(jié)構(gòu)鎖存單元等多種SEU加固技術(shù)，能夠滿足空間應(yīng)用高可靠要求。Xilinx公司聯(lián)合美國(guó)噴氣推進(jìn)實(shí)驗(yàn)室JPL、波音公司等機(jī)構(gòu)聯(lián)合開(kāi)展了宇航級(jí)Virtex-5系列器件的輻照試驗(yàn)。試驗(yàn)結(jié)果表明宇航級(jí)器件CRAM的單粒子翻轉(zhuǎn)率(GEO軌道)小于10-10次/比特·天，SEFI概率小于2.76×10-7次/器件·天[17]。該系列器件已被應(yīng)用于美國(guó)宇航局開(kāi)發(fā)的高性能、可重構(gòu)數(shù)據(jù)處理系統(tǒng)SpaceCube2.0中。國(guó)外Heather Quinn等[18]開(kāi)展了Virtex-5商業(yè)級(jí)器件的高能粒子輻照試驗(yàn)研究。試驗(yàn)對(duì)象為商業(yè)級(jí)器件XC5VLX50，獲得了重離子飽和翻轉(zhuǎn)截面為5.73×10-8cm2/bit，質(zhì)子飽和翻轉(zhuǎn)截面為8.61×10-14cm2/bit，利用韋布爾擬合方式獲得曲線如圖3所示。NASA出具的報(bào)告也給出了工業(yè)級(jí)器件的CRAM在GEO軌道的SEU概率和SEL的大致數(shù)據(jù)范圍，但未能提供具體的測(cè)試方法及對(duì)SEF的評(píng)估結(jié)果。國(guó)內(nèi)沒(méi)有查到關(guān)于Virtex-5系列FPGA的單粒子效應(yīng)輻照試驗(yàn)數(shù)據(jù)。因此，為評(píng)估該器件空間應(yīng)用的可靠性，需要開(kāi)展該器件的單粒子效應(yīng)地面模擬評(píng)估試驗(yàn)研究，特別是開(kāi)展基于典型應(yīng)用電路的SEF研究，指導(dǎo)航天器電子設(shè)備元器件選用和抗輻照加固設(shè)計(jì)。

圖3 XC5VLX50重離子試驗(yàn)韋布爾曲線[18]

本文針對(duì)Xilinx公司工業(yè)級(jí)Virtex-5系列SRAM型FPGA開(kāi)展了單粒子效應(yīng)地面輻照試驗(yàn)方法研究，提出了CRAM和BRAM的單粒子翻轉(zhuǎn)測(cè)試方法，設(shè)計(jì)典型電路，開(kāi)展了三模冗余設(shè)計(jì)前后SEF測(cè)試。通過(guò)設(shè)計(jì)單粒子效應(yīng)測(cè)試系統(tǒng)，并參照QJ 10005-2008《宇航用半導(dǎo)體器件重離子效應(yīng)試驗(yàn)指南》的相關(guān)規(guī)定開(kāi)展重離子輻照試驗(yàn)，獲得了Virtex-5器件的SEU、SEF和SEL試驗(yàn)數(shù)據(jù)。最后利用空間環(huán)境模擬軟件針對(duì)GEO軌道進(jìn)行了在軌翻轉(zhuǎn)率分析計(jì)算，可為該器件的空間應(yīng)用提供基礎(chǔ)數(shù)據(jù)。

1 試驗(yàn)方法

1.1 輻射源

國(guó)內(nèi)可開(kāi)展地面重離子輻照試驗(yàn)的試驗(yàn)裝置主要有中國(guó)近代物理研究所的HIRFL回旋加速器和中國(guó)原子能科學(xué)院的HI-13串列靜電加速器。根據(jù)被測(cè)器件硅襯底厚度和粒子射程，選擇回旋加速器的Ta粒子開(kāi)展SEL試驗(yàn)，選擇串列加速器的C、O和F粒子開(kāi)展SEU和SEF試驗(yàn)。試驗(yàn)所用粒子信息如表2所示。

表2 Virtex-5 SRAM型FPGA重離子輻照試驗(yàn)用粒子信息

1.2 試驗(yàn)對(duì)象

Virtex-5 器件采用65 nm銅CMOS工藝，內(nèi)核電壓為1.0 V。Virtex-5系列SRAM型FPGA器件架構(gòu)示意圖如圖4所示。本文試驗(yàn)對(duì)象為XC5VFX130T-1FFG1738I，該器件內(nèi)部集成了20 480個(gè)CLB Slice(可提供81 920個(gè)用戶Flip-flop或最大1 580 Kb分布式RAM)、320個(gè)25×18位的 DSP48E、228個(gè)36 Kb的Block RAM和其他一些硬核資源[20]。XC5VFX130器件的各類(lèi)資源組成如表3所示。

表3 Virtex-5系列XC5VFX130T器件特性[6]

圖4 Virtex5系列FPGA整體結(jié)構(gòu)及內(nèi)部CLB結(jié)構(gòu)簡(jiǎn)圖[19]

被測(cè)器件為倒裝器件，重離子入射時(shí)會(huì)穿過(guò)襯底區(qū)域，導(dǎo)致無(wú)法到達(dá)芯片敏感區(qū)或由于能量損耗影響有效LET值的準(zhǔn)確性。試驗(yàn)前需要對(duì)待測(cè)器件進(jìn)行開(kāi)帽及襯底減薄處理，如圖5所示。開(kāi)帽處理的目的是將芯片或器件的封裝罩(通常是塑料封裝或金屬封裝)去除，減薄的目的是使得重離子更容易進(jìn)入并與器件內(nèi)部相互作用。要保證開(kāi)帽減薄后的器件外部引出端和內(nèi)部引線未受到損傷，電性能測(cè)試功能及電流正常。在本次試驗(yàn)中，減薄后芯片襯底到敏感區(qū)距離約為70 μm。

圖5 DUT減薄前后照片

1.3 單粒子效應(yīng)檢測(cè)裝置組成

單粒子效應(yīng)檢測(cè)系統(tǒng)由上位機(jī)軟件、監(jiān)控芯片載板和DUT載板組成。上位機(jī)軟件作為測(cè)試系統(tǒng)控制中心與數(shù)據(jù)存儲(chǔ)分析平臺(tái)，完成測(cè)試項(xiàng)目、測(cè)試模式、測(cè)試數(shù)據(jù)、參數(shù)設(shè)置和人機(jī)交互。遠(yuǎn)程控制監(jiān)控芯片完成對(duì)自身功能參數(shù)的設(shè)置及對(duì)被測(cè)芯片的配置、測(cè)試和數(shù)據(jù)上傳，并對(duì)上傳數(shù)據(jù)進(jìn)行分析和顯示。監(jiān)控芯片載板與上位機(jī)之間基于UDP協(xié)議的高速網(wǎng)絡(luò)連接，以達(dá)到高速可靠的數(shù)據(jù)交互和板間連線最少化的雙重目的。監(jiān)控器件型號(hào)為XC4VSX55，作為主控器件通過(guò)SelectMAP端口對(duì)DUT進(jìn)行器件配置、刷新和回讀，同時(shí)使用LVDS接口作為與DUT動(dòng)態(tài)測(cè)試電路之間的接口，控制DUT的測(cè)試模式、產(chǎn)生測(cè)試用輸入數(shù)據(jù)并接收其測(cè)試結(jié)果數(shù)據(jù)。DUT載板的核心器件為XC5VFX130T，電壓域包括3.3 V、2.5 V和1.0 V，由桌面電源進(jìn)行單獨(dú)供電。單粒子效應(yīng)檢測(cè)系統(tǒng)整體設(shè)計(jì)方案結(jié)構(gòu)如圖6所示。

圖6 SRAM型FPGA單粒子效應(yīng)測(cè)試系統(tǒng)結(jié)構(gòu)示意框圖

監(jiān)控芯片載板上的核心器件為XC4VSX55，主要功能模塊包括配置文件管理模塊、靜態(tài)測(cè)試模塊、動(dòng)態(tài)測(cè)試模塊和數(shù)據(jù)收發(fā)控制模塊。配置文件管理模塊負(fù)責(zé)從FLASH讀取位流文件。靜態(tài)測(cè)試模塊實(shí)現(xiàn)對(duì)被測(cè)FPGA進(jìn)行加載和回讀的功能。動(dòng)態(tài)測(cè)試模塊實(shí)現(xiàn)向被測(cè)FPGA發(fā)送輸入數(shù)據(jù)和接收輸出數(shù)據(jù)的功能。數(shù)據(jù)收發(fā)控制模塊實(shí)現(xiàn)靜態(tài)數(shù)據(jù)與動(dòng)態(tài)數(shù)據(jù)的分析和與上位機(jī)之間的數(shù)據(jù)交互功能。其中靜態(tài)測(cè)試模塊通過(guò)SelectMAP口實(shí)現(xiàn)CRAM與BRAM靜態(tài)SEU數(shù)據(jù)回讀，因此SelectMAP讀寫(xiě)訪問(wèn)接口屬于核心電路。按照器件手冊(cè)要求，Virtex-5系列SRAM型FPGA的SelectMAP口讀寫(xiě)時(shí)序如圖7所示[21]。

圖7 Virtex-5系列SRAM型FPGA SelectMAP口讀寫(xiě)時(shí)序圖(8比特模式)[21]

需要注意的是，從FLASH中讀取的位流文件再寫(xiě)給SelectMAP口時(shí)，應(yīng)該先進(jìn)行高低位交換，如圖8所示。即以8比特為單位，將D0位賦給D7位，D1位賦給D6位，以此類(lèi)推，D7位賦給D0位。

圖8 SelectMAP口配置數(shù)據(jù)高低位交換說(shuō)明[21]

1.4 單粒子效應(yīng)檢測(cè)裝置搭建

輻照試驗(yàn)時(shí)，單粒子效應(yīng)測(cè)試系統(tǒng)搭建于設(shè)有高能重離子輻照終端的靶室內(nèi)，試驗(yàn)人員通過(guò)位于控制室的兩臺(tái)筆記本對(duì)靶室內(nèi)的上位機(jī)與桌面電源進(jìn)行遠(yuǎn)程控制。試驗(yàn)裝置連接關(guān)系如圖9所示。試驗(yàn)系統(tǒng)搭建好后，束流終端利用紅外線進(jìn)行定位，將束流對(duì)準(zhǔn)DUT且完全覆蓋芯片。位于中國(guó)原子能科學(xué)院真空罐內(nèi)的DUT如圖10所示。整個(gè)試驗(yàn)中，粒子入射方向均采用垂直于樣品方向，試驗(yàn)溫度為室溫。

圖9 試驗(yàn)系統(tǒng)連接關(guān)系示意圖

圖10 真空罐中的被測(cè)FPGA芯片

1.5 單粒子效應(yīng)測(cè)試方法

1.5.1 SEU測(cè)試方法

SEU測(cè)試的目標(biāo)是檢查被測(cè)器件中CRAM和BRAM的SEU響應(yīng)，采用靜態(tài)測(cè)試方法，即先對(duì)DUT加載配置文件，然后開(kāi)始輻照。在輻照過(guò)程中，會(huì)關(guān)閉用戶邏輯電路的工作時(shí)鐘，并且復(fù)位信號(hào)一直有效，使用戶邏輯電路處于靜止?fàn)顟B(tài)，這樣可以避免單粒子瞬態(tài)效應(yīng)被電路捕獲引入不真實(shí)的SEU。在輻照前，對(duì)被測(cè)器件進(jìn)行回讀并保存數(shù)據(jù)作為參考。當(dāng)DUT結(jié)束輻照后，其狀態(tài)會(huì)與初始狀態(tài)進(jìn)行比較，以獲取靜態(tài)翻轉(zhuǎn)計(jì)數(shù)。

在FPGA配置完成后，將工作時(shí)鐘暫停，然后對(duì)器件進(jìn)行輻照，輻照量可以事先指定，或者直到出現(xiàn)需要停止輻照的條件。按照業(yè)界標(biāo)準(zhǔn)，本次試驗(yàn)結(jié)束的條件是總注量達(dá)到1×107個(gè)/cm2或者SEU次數(shù)達(dá)到1 000次。通常需要通過(guò)累積多次較短的輻照注量來(lái)達(dá)到試驗(yàn)結(jié)束條件，以避免導(dǎo)致停止輻照的條件提前出現(xiàn)。此外，當(dāng)SEU數(shù)量達(dá)到一定程度導(dǎo)致芯片溫度超過(guò)安全閾值或工作電流超過(guò)安全范圍時(shí)，輻照過(guò)程就會(huì)被停止。

一旦束流關(guān)閉，就會(huì)向FPGA發(fā)送一個(gè)“捕獲”命令，該命令將CRAM和BRAM的數(shù)據(jù)通過(guò)Select MAP口讀出并發(fā)送至監(jiān)控芯片。然后，監(jiān)控芯片通過(guò)對(duì)比回讀數(shù)據(jù)與初始數(shù)據(jù)來(lái)統(tǒng)計(jì)翻轉(zhuǎn)數(shù)量。

1.5.2 SEF測(cè)試方法

在SEF測(cè)試中，采用動(dòng)態(tài)測(cè)試來(lái)評(píng)估單粒子轟擊對(duì)用戶電路的實(shí)時(shí)影響。靜態(tài)測(cè)試中被測(cè)器件處于靜止?fàn)顟B(tài)并施加輻射，而動(dòng)態(tài)測(cè)試則是在被測(cè)器件所加載的功能電路在正常工作過(guò)程中暴露于輻射之下。即在動(dòng)態(tài)測(cè)試過(guò)程中，F(xiàn)PGA會(huì)以預(yù)定的工作時(shí)鐘和輸入數(shù)據(jù)進(jìn)行操作。當(dāng)重離子與FPGA相互作用時(shí)，可能引起功能電路發(fā)生SEF。動(dòng)態(tài)測(cè)試以真實(shí)工況為條件，可以更真實(shí)地評(píng)估FPGA功能電路對(duì)SEF的敏感性，達(dá)到識(shí)別潛在的單粒子翻轉(zhuǎn)敏感電路和設(shè)計(jì)更健壯的錯(cuò)誤檢測(cè)和糾正機(jī)制的目的。

本次試驗(yàn)所采用的SEF的動(dòng)態(tài)測(cè)試方法，具體是向DUT加載用戶電路，并使用戶電路處于工作狀態(tài)，然后開(kāi)始輻照，監(jiān)測(cè)用戶電路的輸出數(shù)據(jù)，與預(yù)期結(jié)果進(jìn)行對(duì)比和進(jìn)行SEU次數(shù)統(tǒng)計(jì)。連續(xù)10秒輸出數(shù)據(jù)持續(xù)錯(cuò)誤時(shí)停止輻照，統(tǒng)計(jì)記錄一次SEF。用戶電路為輸入數(shù)據(jù)寬度為32位，數(shù)據(jù)深度為32位的16384點(diǎn)FFT浮點(diǎn)運(yùn)算模塊。為同時(shí)對(duì)三模冗余加固效果進(jìn)行評(píng)估，在DUT中還新增一組采用相同數(shù)據(jù)源和相同配置的三模冗余FFT運(yùn)算模塊。監(jiān)控FPGA中實(shí)現(xiàn)相同配置的FFT浮點(diǎn)運(yùn)算模塊，與DUT中的運(yùn)算結(jié)果進(jìn)行對(duì)比。FFT測(cè)試電路結(jié)構(gòu)如圖11所示。

圖11 FFT測(cè)試基本通道結(jié)構(gòu)示意圖

1.5.3 SEL測(cè)試方法

SEL的試驗(yàn)主要目的是為獲取單粒子閂鎖閾值，因此采用較大LET能量的Ta粒子作為輻射源。在測(cè)試中，向DUT加載典型配置程序使其處于正常的工作狀態(tài)，其余設(shè)置參照SEF測(cè)試，需要額外增加程控電源對(duì)電流進(jìn)行實(shí)時(shí)監(jiān)控。為確保電流的增加是由SEL導(dǎo)致而不是由于SEU累計(jì)造成的電流功能異常，在觀測(cè)到大電流后，先關(guān)閉輻射束流，然后進(jìn)行重加載。

在本次試驗(yàn)中，發(fā)生SEL的判據(jù)為DUT的工作電流增大至正常工作電流的2倍，同時(shí)用戶電路功能中斷，且無(wú)法通過(guò)重加載恢復(fù)電路功能和正常電流，必須通過(guò)加斷電來(lái)消除大電流。試驗(yàn)結(jié)束條件為總注量達(dá)到1×107個(gè)/cm2或者發(fā)生一次SEL。發(fā)生SEL后，需立即切斷供電以保護(hù)器件不受大電流影響造成硬損傷。

SEL測(cè)試流程如圖12所示，具體流程如下：

圖12 SEL測(cè)試流程圖

圖13 XC5VFX130T配置存儲(chǔ)區(qū)威布爾擬合曲線及參數(shù)

1)選擇粒子種類(lèi)和注量率，對(duì)系統(tǒng)進(jìn)行上電初始化配置；

2)運(yùn)行典型功能程序；

3)開(kāi)始輻照；

4)檢測(cè)電流異常，判斷器件是否閂鎖(數(shù)值為正常電流的2倍值)：如果否，跳轉(zhuǎn)5)；如果是，跳轉(zhuǎn)6)；

5)記錄電流數(shù)值，并繼續(xù)輻照至離子注量達(dá)到結(jié)束值，跳轉(zhuǎn)7)；

6)通過(guò)復(fù)位或重加載操作電流若可以恢復(fù)，則跳轉(zhuǎn)至5)，若無(wú)法恢復(fù)，則認(rèn)為器件鎖定，此時(shí)記錄電流，停止輻照，并切斷器件電源；

7)試驗(yàn)結(jié)束。

2 試驗(yàn)結(jié)果及分析

采用LET值為1.73～4.43 MeV·cm2/mg的C、O和F離子對(duì)器件進(jìn)行SEU測(cè)試輻照。每個(gè)粒子輻照完成后，會(huì)利用SelectMap總線回讀出當(dāng)前待測(cè)FPGA的CRAM數(shù)據(jù)，并與原始配置比特文件進(jìn)行對(duì)比，統(tǒng)計(jì)出有差異的數(shù)據(jù)個(gè)數(shù)，即為發(fā)生翻轉(zhuǎn)的總次數(shù)。試驗(yàn)得到的CRAM及BRAM的SEU測(cè)試數(shù)據(jù)分別如表4和表5所示。

表4 XC5VFX130T配置存儲(chǔ)器的SEU測(cè)試數(shù)據(jù)

表5 XC5VFX130T BRAM的SEU測(cè)試數(shù)據(jù)

為獲取器件存儲(chǔ)區(qū)在軌評(píng)估數(shù)據(jù)，需計(jì)算出重離子輻照下各類(lèi)存儲(chǔ)資源的單粒子翻轉(zhuǎn)截面。CRAM與BRAM的每比特靜態(tài)翻轉(zhuǎn)截面σseu的計(jì)算公式如下：

σseu=Nupsets/(F·N·sinθ)

(2)

式中，Nupsets為SEU次數(shù)，即為試驗(yàn)中統(tǒng)計(jì)的各類(lèi)存儲(chǔ)資源的翻轉(zhuǎn)數(shù)據(jù)結(jié)果；F為器件存儲(chǔ)單元數(shù)量，該器件的CRAM數(shù)量為49 234 944個(gè)，BRAM單元數(shù)量為15 140 480個(gè)[20]；N·sinθ為離子入射的有效總注量，其中，N為試驗(yàn)設(shè)定的輻射粒子源的總注量，傾角θ為入射離子束與器件平面的夾角，本試驗(yàn)為垂直入射，因此θ為90°。

按照公式(2)對(duì)CRAM與BRAM的SEU測(cè)試數(shù)據(jù)進(jìn)行處理，可得到靜態(tài)翻轉(zhuǎn)截面數(shù)據(jù)如表6所示。

表6 CRAM與BRAM的靜態(tài)翻轉(zhuǎn)截面

利用本試驗(yàn)獲得的CRAM的SEU截面，結(jié)合文獻(xiàn)[9]給出的飽和截面，進(jìn)行韋布爾擬合，得到CRAM翻轉(zhuǎn)截面與LET值的擬合曲線如圖12所示。其中，韋布爾曲線的關(guān)鍵表征參數(shù)為：飽和截面為1.13×10-7cm2/bit，翻轉(zhuǎn)LET閾值為0.5 MeV·cm2/mg，形狀參數(shù)W為15.97 MeV·cm2/mg，指數(shù)參數(shù)S(無(wú)量綱)為2.193。以上數(shù)值與文獻(xiàn)[18]所得數(shù)據(jù)量級(jí)一致，進(jìn)一步驗(yàn)證了本次試驗(yàn)所采用的方法有效且準(zhǔn)確。

利用所得的韋布爾擬合參數(shù)和CREME96模型，使用空間環(huán)境模擬軟件Omere對(duì)在軌翻轉(zhuǎn)概率進(jìn)行計(jì)算。結(jié)果如表7所示。軌道環(huán)境選擇GEO軌道，太陽(yáng)狀態(tài)處于平靜期(Solar min)，屏蔽層為厚度100 mils的鋁材料，計(jì)算結(jié)果為CRAM的SEU概率為6.41×10-7次/比特·天。該結(jié)果顯示工業(yè)級(jí)器件的CRAM翻轉(zhuǎn)概率比宇航級(jí)器件低3個(gè)數(shù)量級(jí)，這進(jìn)一步說(shuō)明，COTs器件在空間應(yīng)用時(shí)，必須重視單粒子翻轉(zhuǎn)敏感性并對(duì)其采取多種類(lèi)、有針對(duì)性的加固措施。

表7 XC5VFX130T配置存儲(chǔ)器在軌翻轉(zhuǎn)率(GEO,太陽(yáng)平靜期,100 mils鋁屏蔽,CREME96)

SEF試驗(yàn)中被測(cè)器件加載的典型應(yīng)用電路為FFT浮點(diǎn)運(yùn)算。采用O粒子進(jìn)行輻照，監(jiān)測(cè)功能中斷次數(shù)，并根據(jù)公式(2)計(jì)算得到典型應(yīng)用電路的SEF截面。再利用公式(3)計(jì)算得到加固倍數(shù)。

(3)

式中，μ表示加固倍數(shù)，加固倍數(shù)越大，反映加固措施效果越好。σsef1表示加固前的典型電路SEF截面，σsef2表示加固后的典型電路SEF截面。

FFT浮點(diǎn)運(yùn)算模塊的SEF試驗(yàn)數(shù)據(jù)如表8所示。

表8 FFT浮點(diǎn)運(yùn)算模塊試驗(yàn)結(jié)果

FFT浮點(diǎn)運(yùn)算模塊的SEF截面為10-6量級(jí)，三模后SEF截面相對(duì)于三模前下降了22%，即僅采用三模措施時(shí)的加固效果為4.8倍。由于三模冗余是一種容錯(cuò)措施，可以屏蔽三模電路其中一模電路的單粒子翻轉(zhuǎn)錯(cuò)誤，但是隨著單粒子翻轉(zhuǎn)累積導(dǎo)致另外一模電路也發(fā)生錯(cuò)誤，三模冗余電路將無(wú)法產(chǎn)生正確的判決結(jié)果，導(dǎo)致三模冗余措施失效。因此，三模冗余措施必須結(jié)合刷新措施一起使用。利用刷新措施及時(shí)糾正CRAM的SEU，避免SEU累積導(dǎo)致兩模電路同時(shí)錯(cuò)誤的情況發(fā)生。

SEL試驗(yàn)采用LET值為81.35 MeV·cm2/mg的Ta離子對(duì)被測(cè)器件進(jìn)行輻照，直到離子總注量達(dá)到1×107個(gè)/cm2。輻照過(guò)程中監(jiān)測(cè)3.3 V、1.2 V和1.0 V電壓域的電流變化情況，如圖14所示。1.0 V為器件核壓，其工作電流有異常增大現(xiàn)象，但電流沒(méi)有達(dá)到正常工作電流的兩倍，且電流到達(dá)1.8 A后迅速降至1.0 A。經(jīng)分析該電流異常現(xiàn)象可能是由于單粒子翻轉(zhuǎn)導(dǎo)致。試驗(yàn)數(shù)據(jù)表明該器件單粒子閂鎖閾值大于81.35 MeV·cm2/mg。

圖14 FPGA SEL試驗(yàn)過(guò)程電流變化圖

3 結(jié)束語(yǔ)

Virtex-5系列FPGA采用65 nm工藝，經(jīng)重粒子輻照試驗(yàn)驗(yàn)證，該系列器件的單粒子閂鎖閾值大于81.35 MeV·cm2/mg，CRAM的SEU閾值小于1.73 MeV·cm2/mg，采用CREME96模型，考慮太陽(yáng)平靜期，100 mils鋁屏蔽時(shí)，GEO軌道CRAM每比特翻轉(zhuǎn)概率為6.41×10-7次/天，每器件翻轉(zhuǎn)率為31.6次/天。試驗(yàn)結(jié)果表明該器件屬于單粒子翻轉(zhuǎn)敏感器件。本文對(duì)三模冗余措施的加固效果進(jìn)行了評(píng)估，結(jié)果說(shuō)明僅采用三模措施加固效果不明顯，建議與刷新措施結(jié)合使用。