Σ-Δ型A/D轉(zhuǎn)換器基本原理解析

張 林 鄧天平 秦 臻 羅 杰

(華中科技大學 電子信息與通信學院,武漢 430074)

Σ-Δ型A/D轉(zhuǎn)換器(Sigma-Delta ADC)具有分辨率高(可達24位)、集成度高、成本低及使用方便等特點,已廣泛應(yīng)用于高精度、中低轉(zhuǎn)換速率要求的場合,如高精度電子秤、數(shù)字音響系統(tǒng)、地震勘探儀、聲納、測試測量等領(lǐng)域[1]。“電子技術(shù)基礎(chǔ)”課程的教學中應(yīng)該引入該型A/D轉(zhuǎn)換器的內(nèi)容,但由于Σ-Δ型A/D轉(zhuǎn)換器涉及數(shù)字信號處理的相關(guān)知識,目前,適于初學者學習的文獻資料并不多,本文希望盡力改變這種狀況,努力使Σ-Δ型A/D轉(zhuǎn)換器的基本原理學起來更容易。

Σ-Δ型A/D轉(zhuǎn)換器的基本構(gòu)成可簡化為如圖1所示的兩部分:Σ-Δ調(diào)制器和數(shù)字濾波與抽取[1]。

圖1 Σ-Δ型A/D轉(zhuǎn)換器基本結(jié)構(gòu)框圖

1 Σ-Δ調(diào)制器工作原理

Σ-Δ調(diào)制器是該型A/D轉(zhuǎn)換器的核心構(gòu)件,其結(jié)構(gòu)雖然簡單,但工作原理理解起來卻并不容易,本文獨辟蹊徑,從圖2開始說起。

圖2 Σ-Δ調(diào)制器電路構(gòu)成

Σ-Δ調(diào)制器電路構(gòu)成原理如圖2所示。它由兩個同相積分器、1位量化器、1位D/A轉(zhuǎn)換器和求和電路構(gòu)成。輸入模擬信號vI經(jīng)該調(diào)制器轉(zhuǎn)換為1位數(shù)字流Y輸出。電路中引入了負反饋,數(shù)字信號經(jīng)1位DAC轉(zhuǎn)換為直流模擬電壓+VREF或-VREF,再通過積分器2積分產(chǎn)生反饋信號vF。輸入信號vI經(jīng)積分器1積分后與反饋信號vF求和,得到它們的差值vD。1位量化器中的同相過零比較器將vD轉(zhuǎn)換為或高、或低的兩個電平值,再經(jīng)D觸發(fā)器,在時鐘脈沖CP驅(qū)動下轉(zhuǎn)為0、1數(shù)字流Y輸出。

例如,若vI為某一正的直流電壓時,積分后,vA為一條正斜率的直線。假設(shè)t=0時刻時Y=0,且兩個積分器的時間常數(shù)相同,初始狀態(tài)均為零,則在第1個CP周期內(nèi),vB=-VREF,積分后,vF為負斜率的直線段。那么,在第1個CP周期結(jié)束前,vA大于vF,vD大于零,vC為高電平。這樣,在第2個CP脈沖到來時,Y輸出1,vB變?yōu)?VREF,vF在原來基礎(chǔ)上開始轉(zhuǎn)為正斜率上升。如果在第2個CP周期結(jié)束前,vA仍大于vF,則vD仍大于零,vC維持高電平不變,那么在第3個CP脈沖倒來時,Y仍輸出1。這樣,在下一個CP脈沖倒來前,vF繼續(xù)沿正斜率增加,直到vF大于vA后,在下一個CP脈沖倒來時,Y才輸出0,vF才開始轉(zhuǎn)為沿負斜率下降。接著,在下一個CP脈沖倒來前,再比較vA與vF的大小,從而決定CP有效沿后Y的狀態(tài),以及vF的變化方向。如此往復(fù),則CP、vA、vF和Y的波形如圖3(a)所示。

(a)vI為某一正電壓時

由圖3(a)可以看出,由于負反饋的作用,vF始終圍繞vA變化,跟蹤vA,同時產(chǎn)生與vA斜率對應(yīng)的0、1數(shù)字流,即Y中1與0所占比例反映了vA斜率的大小,vA斜率越大,1的個數(shù)越多。而vA是vI的積分結(jié)果,直流電壓vI越大,vA的斜率也越大,所以Y數(shù)字流中1的個數(shù)所占的比例就反映了vI的大小。當vA的斜率為零(即水平線)時,1和0的個數(shù)相等,即Y中1的個數(shù)所占比例為1/2時,表示vI= 0。

由此也可以理解,如果沒有積分器1,vI為非0的直流電壓時,vA將是一條非0的水平線,Y始終交替輸出1和0,數(shù)字流中1和0個數(shù)相同,表示vI= 0,就出現(xiàn)轉(zhuǎn)換錯誤了。

若vI為某一負的直流電壓時,積分后,vA為一條負斜率的直線,而vF仍然是圍繞vA變化,跟蹤vA,同時產(chǎn)生與vA斜率對應(yīng)的數(shù)字流Y,則此時CP、vA、vF和Y的波形如圖3(b)所示。這時Y中1的個數(shù)少于0的個數(shù)。

綜上所述,當Y中1的個數(shù)占比超過1/2時,表示vI>0;當Y中為全1時(即vA的斜率總是大于vF的斜率),表示vI≥+VREF;當Y中1的個數(shù)占比少于1/2時,表示vI< 0;當Y中為全0時(即vA的斜率總是小于vF的斜率),表示vI≤-VREF。可見,Y全1或全0時很可能意味著vI的幅值已經(jīng)超限了,即正常轉(zhuǎn)換時,應(yīng)保證-VREF≤vI≤+VREF。

進一步分析可知,Y的每一位數(shù)字輸出,都可以看作是對上一個CP周期內(nèi)vA增量的編碼,而一段時間內(nèi)Y中1的個數(shù)占比則反映了該時間段輸入信號的大小(平均值)。用Δ表示增量,Σ表示累加或積分,所以圖2電路被稱為Σ-Δ調(diào)制器。

當輸入信號vI為變化電壓時,由于積分器在頻域里看就是低通濾波器,只要vI的頻率足夠低,圖2中積分器1就不會對輸入信號造成影響。此時,vF對vA的跟蹤過程示意圖如圖4所示。顯然,時鐘脈沖CP的周期越小(即時鐘頻率越高),vF的跟蹤精度就越高,數(shù)字流Y的頻率也越高。

圖4 輸入變化信號時反饋信號的跟蹤過程

實際上,圖2電路是有缺點的,對于直流輸入信號vI,經(jīng)長時間積分后,積分器1的電路會進入飽和狀態(tài)從而失效,為此電路需要改進。由于積分器1和積分器2完全相同,所以有

vD=vA-vF

(1)

即,將先積分后求差,改為先求差再積分(式中τ為積分器時間常數(shù))。這樣,圖2電路便可等效為圖5電路,此時積分器僅對vI與vB的差值積分,而vD等價于圖2中vA與vF的差值。從圖3和圖4中看出,vF總是圍繞vA變化,即vD圍繞0 V上下波動,這樣在圖5中就避免了積分器進入飽和狀態(tài),同時還省去了一個積分器。

圖5 實際的Σ-Δ調(diào)制器電路結(jié)構(gòu)

真正的Σ-Δ調(diào)制器的電路結(jié)構(gòu)[1-3]如圖5所示。由于是先求差后積分,所以有時也稱其為Δ-Σ調(diào)制器。

2 數(shù)字抽取原理

由Σ-Δ調(diào)制器的工作原理已知,某時間段內(nèi)Y中1的個數(shù)占比反映了該時間段輸入信號的大小。數(shù)字抽取的目的就是,將該時間段Y輸出的1位串行數(shù)字流轉(zhuǎn)換為n位并行輸出的數(shù)字量。轉(zhuǎn)換原理并不復(fù)雜,一種簡單的方法是,用n位二進制計數(shù)器對Σ-Δ調(diào)制器輸出的數(shù)字流中1的個數(shù)進行計數(shù),在2n個計數(shù)時鐘脈沖結(jié)束后,將計數(shù)器的結(jié)果存入寄存器,便得到n位并行輸出的數(shù)字量[3]。

例如,當n=4時,計數(shù)周期為24=16個CP脈沖周期,在圖3(a)中以Ts表示。此時需要一個4位二進制計數(shù)器和一個4位寄存器構(gòu)成數(shù)字抽取電路,其示意圖如圖6所示。為了獲得寄存器的控制信號,圖中還增加了一個16分頻器。對圖3(a)中Ts內(nèi)1的個數(shù)計數(shù),數(shù)字抽取的結(jié)果為D3D2D1D0=1001(共計9個1)。注意,這里輸出的是無符號二進制偏移碼。

圖6 數(shù)字抽取4位數(shù)據(jù)并行輸出示意圖

計數(shù)周期Ts實際上就是對輸入信號取樣的周期,則取樣頻率fs=1/Ts。如果用fmax表示輸入模擬信號頻譜中的最高頻率,那么,根據(jù)取樣定理,只要fs≥2fmax,就可以由A/D轉(zhuǎn)換后的數(shù)字量不失真地恢復(fù)原來的輸入信號。

Σ-Δ型A/D轉(zhuǎn)換器的1位量化周期TCP、取樣周期Ts和輸出數(shù)字量位數(shù)n之間存在相互制約的關(guān)系,即

Ts=2nTCP

(2)

用頻率表示則為

fCP=2nfs

(3)

而取樣頻率fs受限于輸入模擬信號頻譜中的最高頻率fmax。在輸入模擬信號的fmax一定的情況下,fCP越高,轉(zhuǎn)換器的位數(shù)n就可以越大,分辨率就越高。

在Σ-Δ型A/D轉(zhuǎn)換器的實際產(chǎn)品中,數(shù)字抽取環(huán)節(jié)大都含有數(shù)字低通濾波器,以便盡可能降低量化噪聲。由于數(shù)字濾波器知識已經(jīng)超出了電子技術(shù)基礎(chǔ)課程的范疇,此處不再贅述。

3 Σ-Δ調(diào)制器工作原理仿真

采用Cadence公司的PSpice仿真軟件OrCAD Lite Edition 16.6進行仿真。鑒于教學版軟件對節(jié)點數(shù)和元器件庫的限制,這里采用圖5 Σ-Δ調(diào)制器的仿真電路圖如圖7所示。積分器、比較器均選用運放uA741實現(xiàn),D觸發(fā)器選用74HC74。其中圖5的求和環(huán)節(jié)與積分器由圖7中的“和之積分電路”R1、R2、C1和U1實現(xiàn),由于它是反相的,所以其后的比較器U2也改為反相過零電壓比較器。電阻R3和R4分壓獲得5 V系統(tǒng)的邏輯高電平,二極管鉗位獲得符合要求的低電平。R5和R6分壓產(chǎn)生5 V電壓,為D觸發(fā)器U4A的直接置位和復(fù)位端提供高電平。1位DAC用單門限反相電壓比較器U3實現(xiàn),通過R7和R8分壓獲得2.5 V的門限電壓,反相是為了滿足負反饋的要求。

圖7 圖5Σ-Δ調(diào)制器的仿真電路

1位量化器的時鐘脈沖CP由時鐘源DSTM1設(shè)置,其低電平和高電平持續(xù)時間均為1.5 ms,即TCP=3 ms,fCP=1/3 kHz。輸入的模擬信號由VS產(chǎn)生正弦電壓,頻率fmax=1 Hz,幅值為12 V。工作電源使用±15 V。設(shè)置時域仿真功能,仿真后,輸入信號VI、積分器輸出信號VD和1位數(shù)字流Y的波形如圖8所示。

圖8 Σ-Δ調(diào)制器的仿真波形

如圖8所示可以看出,積分器的輸出波形VD圍繞0 V上下波動。對應(yīng)輸入信號VI幅值較大的時段內(nèi),數(shù)字流Y的高電平持續(xù)時長遠大于低電平持續(xù)時長,即在規(guī)定的時段內(nèi)(取樣周期),1的個數(shù)遠多于0的個數(shù);反之亦然。仿真結(jié)果印證了理論分析。

根據(jù)圖7的仿真電路和參數(shù)設(shè)置,可以確定按照圖6方法進行數(shù)字抽取后,數(shù)字量位數(shù)的最大值。這里,1位量化器的時鐘周期TCP=3 ms(即fCP=1/3 kHz),信號最高頻率fmax=1 Hz,那么取樣頻率fs應(yīng)滿足fs≥2fmax。由式(3)可知,這時2n≤fCP/(2fmax) ≈166.7,即A/D轉(zhuǎn)換器的位數(shù)n最大為7位。

圖7中扣除運放的輸出飽和壓降,vB輸出為±14.5 V,相當于圖5中VREF=14.5 V,則輸入電壓范圍為-14.5 V～+14.5 V,即其總變化量為29 V。此時A/D轉(zhuǎn)換器輸出的1LSB可分辨的模擬量為29 V×(1/27)≈0.23 V。

目前的實際產(chǎn)品中,主時鐘頻率(類似fCP)通常可達1～10 MHz,位數(shù)在20～32位之間甚至更高,工作電壓(VREF)為單電源5 V或3.3 V。

4 結(jié)語

Σ-Δ型A/D轉(zhuǎn)換器具有高分辨率、高集成度和低價格等優(yōu)點,廣泛用于轉(zhuǎn)換精度要求高而轉(zhuǎn)換速率要求不太高的場合。本文從便于初學者理解的角度切入,解析了Σ-Δ型A/D轉(zhuǎn)換器的基本原理,并給出了Σ-Δ調(diào)制器的仿真驗證,希望對初學者能有較好的幫助。

以上談?wù)摰氖铅?Δ型A/D轉(zhuǎn)換器的基本原理部分,實際產(chǎn)品中都還有較復(fù)雜的數(shù)字處理部分。如,模擬信號輸入后先進行過采樣(即取樣頻率遠高于取樣定理規(guī)定的最低頻率),然后再進行Σ-Δ調(diào)制(常常是高階調(diào)制[4]),而且數(shù)字抽取部分還增加了數(shù)字濾波等環(huán)節(jié)[1,5],所以轉(zhuǎn)換器位數(shù)與取樣速率(轉(zhuǎn)換速率)就不再遵循式(3)了,但它們?nèi)允窍嚓P(guān)的。另外,輸出數(shù)據(jù)也都轉(zhuǎn)換為帶符號的數(shù)了。目前,市場上有許多Σ-Δ型A/D轉(zhuǎn)換器產(chǎn)品供選用,如ADS131M02、MCP3561、CS1242、AD7780等,使用時一定要參閱它們的數(shù)據(jù)手冊。