前 言

處理器芯片是電子信息產業的基石，應用驅動逐漸成為后摩爾時代處理器芯片發展的一大趨勢.大量直接面向應用領域的專用處理器芯片定制需求將芯片設計推向更高抽象層次，甚至應用軟件端.而依賴于現有電子設計自動化（EDA）技術，設計與制造一款處理器芯片涉及到多個環節，包括體系結構設計、外圍IP 模塊選型、前端邏輯設計、可測試性設計、后端物理設計、流片與封裝測試等，每個環節都需要相當多的資金、人力與時間投入.發展處理器芯片敏捷設計方法與關鍵技術對于解決芯片設計的門檻高、投入大、周期長，以及工具鏈被國際EDA 巨頭長期壟斷等難題具有重大意義.

為進一步推動我國學者在處理器芯片敏捷設計領域的研究，及時報道我國學者在處理器芯片敏捷設計方面的最新研究成果，我們組織了本期“處理器芯片敏捷設計研究”專題，旨在征集促進處理器芯片敏捷設計的方法理論、EDA 關鍵技術、典型處理器芯片設計應用案例等創新性研究.本專題2023年1月底征稿結束，經過30 余人次專家的兩輪評審，最終收錄了4篇論文，其內容涵蓋了開源處理器敏捷設計平臺、芯粒集成深度學習芯片的任務部署、處理器內核代碼敏捷開發和寄存器傳輸級仿真效率優化等方面的最新研究進展，希望能夠為同行學者帶來幫助和啟發.

為適應基于開放指令集RISC-V的開源處理器的敏捷設計需求，齊樂等人的論文“基于SoC-FPGA的RISC-V處理器軟硬件系統級平臺”，構建了一套RISC-V軟核與ARM硬核（SoC側）之間的信息交互機制，以及靈活可配置的云上自動化開發框架.通過共享內存和虛擬核間中斷等方法，可使目標RISC-V處理器靈活使用平臺豐富的I/O外設資源，并充分利用硬核ARM處理器算力協同運行復雜軟件系統，實現了目標軟硬件設計的快速部署與系統級原型的高效評測.

芯粒集成逐漸成為不同場景下敏捷定制深度學習芯片的高可擴展性的解決方案，為了解決深度學習集成芯片的任務部署問題，王夢迪等人的論文“Puzzle：面向深度學習集成芯片的可擴展框架”，探討了從處理任務輸入到運行時管理芯片資源的完整流程，可自適應于不同的工作負載和硬件資源配置，生成高效的任務調度和資源分配方案，并降低冗余訪存和芯粒間通信開銷.

數字信號處理器（DSP）通常采用超長指令字（VLIW）和單指令多數據（SIMD）的架構來提升整體計算性能，然而，其內核算子的開發需要大量的時間和人力來充分釋放硬件的性能潛力.針對國防科技大學自主研制的高性能通用數字信號處理器FT-Matrix 面臨的上述問題，趙宵磊等人的論文“面向飛騰邁創處理器的內核代碼自動生成框架”，根據硬件的內存層次結構和內核的數據布局自動搜索最優循環分塊參數，提供了類匯編的中間表示，探索了更多的指令級并行性，實現了高效內核代碼開發的敏捷設計.

在寄存器傳輸級（RTL）準確而快速地性能評估是高性能處理器設計決策和參數選擇的基礎，在處理器RTL 仿真中預熱過程的高占比嚴重影響了仿真效率.周耀陽等人的論文“HyWarm：針對處理器RTL仿真的自適應混合預熱方法”通過微結構模擬器分析負載預熱需求，對于緩存預熱需求較大的負載，通過總線協議進行RTL 緩存的功能預熱，有效加速了預熱過程，提高了性能評估的仿真效率.

后摩爾時代處理器能效提升越來越依賴于微體系結構創新和軟硬件協同的跨層優化，亟需支持處理器芯片敏捷設計的開發框架和工具平臺，希望本專題能夠拋磚引玉，促進我國相關研究的進一步發展.由于專題征集時間和篇幅有限，無法全面覆蓋處理器芯片敏捷設計領域的近期研究進展，不足之處敬請各位學者諒解和批評指正.衷心感謝廣大作者對本專題組織者的信任和支持，感謝審稿專家對于稿件的認真審查以及中肯的意見和建議！特別感謝本刊編委會和編輯部對本專題的支持，感謝編輯部的辛勤工作!