基于SPICE模型的運算放大器ESD故障機制分析

史如新，嵇建飛，張偉

（1.國網江蘇省電力有限公司常州供電分公司，常州 213000；2.國網江蘇省電力有限公司電力科學研究院，南京 210094）

引言

智能電網是一個綜合各種技術的電力工程，其運行過程中產生的電磁場和射頻干擾導致集成電路的工作環境差，運算放大器的高故障率，給電網的安全穩定運行帶來危險[1,2]。

瞬態干擾通過傳導耦合和輻射耦合進入運算放大器的MOS管中，導致工作電壓偏移。當能量過大或偏移超過安全臨界值時，集成電路容易發生擊穿或故障，最終影響系統的安全運行[3,4]。

在文獻[5]中，基于黑盒建模方法，建立了集成電路的靜電放電（ESD）干擾模型，研究了智能電力設備的瞬態干擾行為和物理結構的抗干擾能力，實現了對電力設備ESD魯棒性的準確預測。在文獻[6-8]中，設計了帶有瞬態脈沖和瞬態電壓檢測的ESD鉗位電路，驗證了具有12 V雙擴散漏源MOS器件的高壓CMOS工作過程，揭示了CMOS的ESD干擾特性。

隨著半導體行業發展，半導體溝道長度不斷減少，集成電路晶體管制造尺寸也越來越小，芯片單位面積內集成晶體管數目不斷增多，芯片密度增大，核心電壓大幅降低，時鐘頻率不斷增高，導致芯片對系統內部模塊間的干擾越來越敏感[9]。根據天線理論，信號線尺寸在1/4波長時，將產生天線效應，而在高頻（3~30）GHz情況下，芯片管腳、封裝尺寸很容易到達這個長度，甚至內部鍵合線的尺寸也接近1/4波長。在這種情況下，集成電路上的高頻干擾源易通過這些線路耦合到芯片內部，對芯片工作產生影響[10]。

靜電放電（Electrostatic Discharge，ESD）作為一種強脈沖干擾，對我國軍事裝備、航空航天、衛星通信、智能制造等關鍵領域的發展產生了阻礙[11]。根據半導體行業相關失效數據分析的統計，ESD造成損害成本每年高達數十億美元。ESD/EOS（Electrical Over Stres，電氣過應力）導致集成電路失效占總體失效比例的37 %，是集成電路失效的主要因素[12]。由于集成電路ESD防護窗口的設計會隨著集成電路制造工藝提升而不斷減小，導致ESD防護也越來越困難，需定制專門的ESD防護方案，因此相應設計成本也會增加[13]。

上述研究都研究了ESD對MOS管的影響，但是這些研究僅關注單個晶體管的工作特性，而實際上集成電路由多個晶體管組成。由于ESD的影響，現有的研究無法確定具體的故障晶體管。本文提出了一種基于SPICE模型分析運算放大器MOS故障機制的方法，可以準確定位導致集成電路失效的晶體管。

2 運算放器的ESD效應分析

如圖1所示，UA741的有源元件主要是非線性晶體管。本文以NMOS為例，研究了ESD干擾對NMOS工作特性的影響。

圖1 UA741運算放大器的內部結構

根據跨導的定義，NMOS的柵源電壓Ugs為：

式中：

Uth—閾值電壓；

W—溝道寬度；

L—溝道長度；

μ—電子遷移率；

Cox—氧化層電容；

IDD和IESD—供應電流和干擾電流。

輸入電流Iin為：

假設峰值瞬態干擾電流與電源電流之比為λ：

根據式（2）和式（3）

根據式（1）和式（4）

可以得到式（5）和式（6）的泰勒展開式：

通過對式（6）進行積分，可以得到柵源平均電壓，即電壓的直流（DC）分量。

從（7）式可以看出，ESD干擾降低了柵源的直流電壓并引起偏移。由于晶體管的非線性特性，在MOS沒有任何直流分量的情況下被激勵時，晶體管的直流工作點會大幅偏移。

3 基于SPICE模型的MOS故障機理

ESD脈沖的負極性模式如圖2所示，UA741運算放大器的VDD和VSS引腳連接到正常工作電源，差分輸入引腳IN-和IN+接地，N1和N2連接到零電壓以確保在沒有輸入時輸出為零，而瞬態脈沖則通過VSS引腳注入。

圖2 UA741在負模式下的ESD干擾

從圖3可以看出，輸出端口受到高幅值的ESD電壓耦合，波形類似ESD脈沖。2 μs后，ESD脈沖消失，穩定的輸出電壓為-11 V，與正常輸出電壓相差11 V，工作狀態異常。

圖3 UA741的輸出電壓

根據故障理論分析，研究了圖1中M1、M2、M3和M4端口的電壓和電流特性，并確定了導致UA741運放失效的MOS晶體管。

從圖4可以看出，M1的源、柵和漏極電壓都受到ESD脈沖的耦合，最大值分別為-8.8 V、-9.7 V和-10.5 V。M1的源、柵和漏極電流發生劇烈變化，產生高頻噪聲，其中柵極電流變化最大，最小達到-384 μA，遠低于正常工作狀態下的8.3 μA。雖然端口電壓和電流在20 ns后回到正常工作狀態，但電壓和電流的幅值變化很大，M1容易出現反向電壓。

圖4 M1晶體管的端口電壓和電流特性

如圖5所示，M2的源電壓受ESD的影響較小，而柵極和漏極電壓受到的影響較大，兩者都與ESD脈沖耦合，最大值分別為-8.6 V和-10 V。M2的源電流變化最為劇烈，最小值為-197 μA，最大值為596 μA，嚴重偏離了398 μA的正常工作電流。雖然端口電壓和電流在20 ns后恢復到正常工作狀態，但是電壓和電流的振幅變化很大，M2容易出現反向電壓。

圖5 M2晶體管的端口電壓和電流特性

從圖6可以看出，M3的源電壓具有非常大的工作電壓偏移量。ESD脈沖消失后，源電壓從-835 mV的正常工作電壓降至-12 V。此外，從圖6（b）可以看出，M3的源漏電流偏離了正常工作電流，ESD消失后未能恢復正常。電壓和電流的兩個特性都表明，M3晶體管已經損壞。

圖6 M3晶體管的端口電壓和電流特性

從圖7可以看出，M4的源極、柵極和漏極電壓都經歷了相當大的工作電壓偏移，在ESD脈沖消失后仍未恢復正常。此外，從圖7（b）可以看出，M4的源漏電流與正常工作電流相差很大，但在ESD消失后恢復正常。電壓特性結果表明M4晶體管已經損壞。

圖7 M4晶體管的端口電壓和電流特性

4 結論

本文提出了一種基于SPICE模型研究模擬運算放大器故障機制的方法。研究了ESD造成MOS晶體管工作電壓偏移的理論，并影響集成電路的正常運行。UA741 ESD特性的仿真驗證了內部MOS工作電壓偏移是UA741故障的根本原因，并確定了故障晶體管位于放大器級M3和輸出級M4。本文為精確定位集成電路的故障點提供了參考，并為有針對性的瞬態干擾抑制提供了理論基礎。通過本文的研究，我們深入了解了ESD對運算放大器的影響及其故障機制，為進一步研究ESD抑制提供了有價值的參考。我們提出的一種基于SPICE模型的方法來研究運算放大器的故障機制，該方法可以幫助我們更準確地定位故障點，提高集成電路的可靠性。我們的研究不僅有助于提高智能電網電路和電力設備的安全性和穩定性，也對其他領域的電路和電子設備的可靠性提供了參考價值。在未來的研究中，我們將進一步探究ESD抑制的方法，并優化電路設計以提高抗ESD干擾的能力。