先進芯片設計中RTL 的CDC 問題分析及處理方法

孫遠航，李彧，倪曉波，孫增振

（網絡通信與安全紫金山實驗室，江蘇南京，211100）

0 引言

隨著芯片的集成度的提高，其接口種類越來越多功能也變得越來越強大。不同功能模塊可以工作在不同的時鐘域下，這就對傳統的同步設計以及驗證方法提出了挑戰。特別是現在工藝制程越來越先進、手機等SoC 芯片時鐘越來越快越來越復雜，這類問題愈顯突出。如果這些跨時鐘的地方處理得不當，那么對于整個芯片來說可能是災難性的。而隨著近年來芯片研發的成本越來越大，其所造成的經濟損失也是可觀的。所以這就使得在芯片設計時必須很謹慎地去分析與對待異步信號跨時鐘域的問題，在設計時就將問題考慮充分，避免這類問題影響芯片整體的功能及可靠性。

1 亞穩態與同步器

亞穩態指的是觸發器無法在一個規定的時間達到一個確定的狀態，當觸發器進入亞穩態，我們既無法預測其輸出的電平，也無法預測其何時才能穩定地輸出正確的電平[1]。在亞穩態期間，觸發器輸出一些中間級電平，并且這種電平可以延通路傳播，如圖1(a)所示，其產生的原因是由于信號在時鐘觸發沿的判決窗口沒有保持穩定，導致觸發器中鎖存信號的電容充電不足，從而使得觸發器需要花很長的時間才能使輸出信號達到標準電平，使電路“反應”變遲鈍。亞穩態對我們的邏輯電路產生的危害包括：使輸入的數據采樣錯誤導致功能錯誤；擴散可能會導致后續的邏輯功能出錯；……