基于防錯鎖控制結構的延遲鎖相環設計

田 震 唐 路, 2

(1.東南大學 微電子學院， 南京 210096)(2.東南大學 信息科學與工程學院， 南京 210096)

延遲鎖相環DLL(Delay Locked Loop)技術的產生能有效地解決傳輸過程中出現的時鐘延遲和偏移問題，已廣泛用于時鐘發生器、時鐘數據恢復電路、高速存儲接口等各類電路中[1-2]。由于其具有受溫度和電源電壓等非理想因素的影響小、單極點系統無條件穩定等優點[3]，可以提供穩定的時鐘信號，成為高精度電路時鐘源的首選電路。

然而在工程實踐中，延遲鎖相環常常出現鎖定和諧波鎖定等異常鎖定狀態，導致整體環路工作異常。國內延遲鎖相環的相關教材中，并未對該現象給出合理的解決方案，造成課程教學與實際電路設計之間存在較大的差距。針對該現象，文獻[4]提出了一個解決該問題的方法，但是不適用于產生多路時鐘輸出的應用場景。文獻[5]提出了另一種內嵌輔助鎖相環的DLL結構，該結構雖然可以避免死鎖定和諧波鎖定，但電路的功耗和面積相比普通的DLL結構大了將近一倍。文獻[6]提出了用數字算法輔助校準，但電路實現復雜，僅適用于全數字延遲鎖相環。

據此，結合實踐設計了一種基于防錯鎖控制結構的延遲鎖相環，使用該結構的延遲鎖相環有效地解決了死鎖定或諧波鎖定等問題，電路結構簡單、功耗低且適用于多路時鐘輸出。這種結構的延遲鎖相環的設計過程有助于學生理解并解決死鎖定和諧波鎖定問題，且加深了對延時鎖相環精度和速度的理解。

第一和第二部分分析了DLL工作原理和具體設計細節，第三部分展示了電路版圖和后仿真結果。最后，第四部分進行總結。

1 原理分析

1.1 整體結構

基于防錯鎖控制結構，已設計并實現了100路時鐘輸出的延遲鎖相環電路。該電路在理想20 MHz的時鐘驅動下,能在2 μs內準確鎖定。輸出時鐘相位延遲均值為496 ps，確定性抖動為3.82ps，自身隨機性抖動為2 ps，可滿足開關電容運放、模數轉換器等電路多時序且高精度的需求。

如圖1所示，DLL主要由鑒相器PD(Phase Detector)、電荷泵CP(Charge Pump)、環路濾波器LPF(Loop-Phase Filter)、快速鎖定鑒相器QPD(Q-uick Phase Detector)和壓控延時鏈VCDL(Voltage-Controlled Delay Line)五部分組成，為了適應不同頻率，在DLL電路中可以加入四分頻模塊(Divider)用于調節輸入時鐘頻率。

圖1 DLL電路結構框圖

當外部時鐘輸入DLL時，從VCDL模塊中間抽頭產生多路相位延時的時鐘。輸出反饋時鐘信號(CLK_FB)和與輸入參考信號(CLK_REF)相比，相位延遲2π。

1.2 防錯鎖控制結構

對于一個剛啟動的DLL電路而言， CLK_FB相對于CLK_REF延遲相位是不確定的。如圖2所示，這種不確定性會造成DLL鎖錯時鐘邊沿，最終導致DLL出現死鎖或諧波鎖定。

(a)DLL正確鎖定

(b)DLL死鎖定

(c)DLL諧波鎖定圖2 DLL鎖定狀態分析

如圖1所示，為了避免死鎖或諧波鎖定等異常狀態的出現，本文設計了一種防錯鎖控制結構，主要由QPD和PD兩部分組成。其中QPD輸入信號CLK1……CLKn是VCDL抽頭產生的分時鐘。

以延時過小出現死鎖定為例，詳細分析整體環路工作過程，如圖3所示。當QPD檢測到延時過小，使得CLK_FB第一個上升沿進入A區間(QPD有效，PD無效)之后， UP_CAC信號變為高電平，同時PD_EN關閉，UP_PD和DOWN_PD無效。此時QPD控制電荷泵并對LPF充電，增大延時，如圖3(a)所示。當延時增大到一定程度時，CLK_FB第一個上升沿進入B區間(QPD無效，PD有效)，檢測到該狀態之后，UP_CAC和DOWN_CAC無效，同時PD_EN變為高電平，打開PD工作開關，進行相位細調，PD控制電荷泵對LPF充電，繼續增大延時，如圖3(b)所示。PD不會一直對LPF充放電，只有檢測到CLK_REF上升沿UP_PD信號才會出現窄脈沖信號，實現細調的目的，同時也消除了電荷泵的鑒相死區，若干個周期后，環路鎖定，如圖3(c)所示。

(a)A區間，QPD工作，PD關閉

(b)B區間，QPD關閉，PD工作

(c)DLL最終鎖定波形圖圖3 DLL鎖定過程關鍵節點波形圖

2 關鍵子電路設計

2.1 快速鎖定鑒相器的設計

防錯鎖結構主要由鑒相器和快速鎖定鑒相器組成。如圖4所示，快速鎖定鑒相器電路由三個D觸發器和相關邏輯門組成，其中CLK_REF作為三個D觸發器的時鐘信號，三個D觸發器的數據端分別是VCDL產生的分時鐘信號或其組合，根據它們的相位關系，來判斷VCDL的相位延時是否滿足鎖定條件。如不滿足，輸出相關的調制信號DOWN_CAC、UP_CAC、PD_EN，調節延時。

圖4 快速鎖定鑒相器原理圖

最終仿真結果顯示快速鎖定鑒相器的鑒相范圍為(0, 1.18π) ∪(2.19π, 6.4π)。

2.2 新型鑒相器的設計

DLL須在相位差為2π左右進行充放電，在此相位差附近經典PFD結構鑒相范圍不滿足DLL的設計要求，如圖5(a)所示，設計了一種新型PD結構。

(a) 新型鑒相器原理圖

(b) 新型鑒相器鑒相范圍圖5 新型鑒相器原理圖

PD由6個反相器、四個D觸發器、兩個與門組成。與門的作用在于使得QPD電路工作時PD不進行工作，當粗調完成后PD_EN置1，PD開始工作。PD能比較相位差，同時能將相位差轉換成脈寬可調的脈沖信號，并用脈寬表示相位差的大小，輸出的脈沖信號轉化為環路濾波器上的充放電電流。在鑒相器設計過程中要重點關注鑒相范圍和鑒相精度兩個設計指標。首先要保證鑒相無死區，在滿足這個條件的前提下盡可能的提高鑒相范圍。如圖5(a)所示，由電路仿真可以得到本文PD的鑒相范圍。

QPD的鑒相范圍為(0, 1.18 π) ∪(2.19 π,6.4 π)，所以鑒相器的鑒相范圍只需要(π, 3 π)即可，實際仿真結果，PD的鑒相范圍為(0.967 π，2.945 π)，可以保證兩者結合使用無鑒相死區，符合設計要求。

3 電路后仿真結果

基于0.18 μm CMOS工藝完成本次電路設計、版圖設計以及后仿真。如圖6所示，100路時鐘輸出的DLL版圖總面積為415 μm*460 μm。在常溫27 ℃、1.8 V電源電壓、tt工藝角下，當輸入信號周期為20 MHz時，關鍵節點的波形圖如圖7所示，鎖定過程基本和理論分析一致。

圖6 100路時鐘輸出的DLL版圖，總面積為415 μm*460 μm

(a)鎖定過程中，A區間，QPD工作，PD關閉

(b)鎖定過程中，B區間，QPD關閉，PD工作

(c)最終鎖定各個關鍵節點波形圖7 基于0.18 μm CMOS工藝27℃、1.8 V電源電壓、tt工藝角下后仿真DLL鎖定波形圖

如圖7(c)所示，在2 μs內延遲鎖相環能準確鎖定，鎖定之后CLK_FB比CLK_REF延遲一個周期。

在理想20 MHz的時鐘驅動下，各相時鐘輸出分布均勻，相鄰兩路相位間距均值為496 ps，最大時鐘偏差為20 ps。如圖8(a)眼圖結果所示，DLL確定性抖動為3.82 ps；如圖8(b)所示，根據DLL整體環路的相位噪聲擬合結果在Matlab中計算得到DLL隨機性抖動約為2 ps。上述結果表明：設計的DLL電路滿足低抖動且快速準確鎖定要求。

(a) DLL眼圖仿真結果

(b) DLL相位噪聲擬合結果圖圖8 基于0.18 μm CMOS工藝27 ℃、1.8 V電源電壓、tt工藝角下后仿真DLL結果圖

4 結語

提出了一種防錯鎖控制結構，有效地解決了延遲鎖相環中出現的死鎖定或諧波鎖定等問題。實際仿真驗證之后，采用該結構和控制方式的延遲鎖相環能同時兼顧鎖定速度和鎖定精度，可以為高精度電路提供穩定、準確、多相位低抖動的時鐘源。并有助于學生了解防錯鎖在DLL實際電路中的實現方法和意義，增強學生學習延遲鎖相環相關知識的系統性。對于改進微電子集成電路教學方式和指導實踐具有一定的意義。