并行數(shù)字匹配濾波器的設(shè)計

劉會紅

(中國電子科技集團公司第五十四研究所,河北石家莊050081)

0 引言

高速數(shù)據(jù)傳輸系統(tǒng)中,基帶數(shù)據(jù)速率可高達幾百兆,如果以傳統(tǒng)的串行方式對數(shù)據(jù)進行處理,接收機的工作時鐘頻率會很高,給硬件電路實現(xiàn)帶來了許多困難,尤其是對于處于接收機中工作時鐘頻率較高部分的數(shù)字匹配濾波器的實現(xiàn)。因此,針對高速數(shù)據(jù)傳輸系統(tǒng),提出對匹配濾波器進行并行處理。有限脈沖響應(yīng)(Finite Impulse Response,FIR)濾波器具有穩(wěn)定、線性相位和對稱性的特點,是常用的數(shù)字濾波器結(jié)構(gòu),因此常用FIR濾波器來設(shè)計和實現(xiàn)匹配濾波器。

1 匹配濾波器原理

匹配濾波器是指輸出信噪比最大的最佳線性濾波器。若濾波器的輸出端能夠獲得最大信噪比,就能對受到高斯白噪聲干擾的信號進行最佳檢測,從而提高系統(tǒng)的檢測性能。“匹配”之意為濾波器的沖激響應(yīng)與所檢測的脈沖信號是相匹配的。

匹配濾波器的傳輸函數(shù)為:

式中,S*(ω)為輸入信號s(t)的頻譜函數(shù)S(ω)的復(fù)共軛。匹配濾波器的沖激響應(yīng)為:

匹配濾波器的沖激響應(yīng)是信號s(t)的鏡像信號s(-t)在時間上在平移t0。為了物理可實現(xiàn)匹配濾波器,一般選擇t0在信號終止的時刻,即t0=T,T為信號持續(xù)時間。

引起基帶數(shù)據(jù)傳輸系統(tǒng)產(chǎn)生比特差錯的另一個原因是傳輸符號間的碼間干擾。較為常用的滿足無碼間干擾條件的傳輸函數(shù)是具有升余弦特性的傳輸函數(shù),它的時域表達式為:

式中,α為滾降因子,在(0,1)區(qū)間取值,α較大時,時域波形衰減快,振蕩小,利于減小碼間干擾和定時誤差,但系統(tǒng)占用頻帶寬,頻帶利用率低,帶內(nèi)噪聲對信號影響增大。相反,α較小時,系統(tǒng)頻帶利用率提高了,噪聲干擾減小,但時域波形衰減慢了,對于碼間干擾和定時誤差影響加大。實際應(yīng)用都會折衷選擇α。

而要得到最佳基帶傳輸系統(tǒng),就要使發(fā)端成形濾波器和收端匹配濾波器都滿足平方根升余弦特性的。FIR數(shù)字濾波器具有線性相位和對稱特性,因此在實際中常用FIR濾波器結(jié)構(gòu)實現(xiàn)成形/匹配濾波。

2 并行匹配濾波器算法分析

2.1 并行匹配濾波器原理

匹配濾波器進行并行處理的原理是,處理過程中有一些互不相關(guān)的運算,可以利用這一點進行并行處理運算。這種并行處理的實質(zhì),是對某些單元資源的復(fù)制。時域并行處理FIR匹配濾波器就是按上述原理進行的。以一個8階FIR濾波器為例,其串行直接型結(jié)構(gòu)如圖1所示。

圖1 8階FIR濾波器直接型結(jié)構(gòu)

輸入序列x(n)通過濾波器系統(tǒng)h(n)后的輸出為:

由于FIR濾波器的系數(shù)有對稱性,即

所以式(4)可以寫為:

若將輸入數(shù)據(jù)進行4路并行處理,并采用一些延時單元,其原理示意如圖2所示。

圖2 4路并行處理

這樣可以同時獲得x(n)到x(n+11)共12個數(shù)據(jù),并根據(jù)式(5)可以同時獲得4個輸出:

2.2 時域并行匹配濾波器分析

時域并行處理可以降低輸入數(shù)據(jù)的速率,使濾波運算在較低的時鐘頻率上工作。但這種并行處理實質(zhì)上主要是對數(shù)據(jù)與濾波器系數(shù)相乘運算單元的復(fù)制,反映到實際硬件上就是對乘法器資源的復(fù)制。所以,在應(yīng)用這種并行處理方法時,要權(quán)衡所需要的時鐘頻率和硬件(或軟件)乘法器資源的耗費代價,適當(dāng)選擇并行路數(shù)。

前面以8階濾波器為例子說明了時域并行處理FIR濾波器的原理,可將其推廣到更高階數(shù)和更多并行路數(shù)。設(shè)濾波器階數(shù)為N,并行路數(shù)為L,則式(6)可以簡化為:

由式(7)可見,濾波器階數(shù)越高,所需要的乘法器資源越多;并行路數(shù)越多,所需要的乘法器資源越多。雖然這種時域并行方式是以復(fù)制資源為代價,但在資源可滿足的條件下,這種并行處理方式確是一種簡單易行并可達到降低數(shù)據(jù)處理速度的方法。

8階濾波器時域并行處理算法用Matlab軟件進行了仿真測試,采用的是4路并行,并行處理的濾波器輸出與串行結(jié)構(gòu)濾波輸出的誤差在10-14量級,誤差仿真結(jié)果如圖3所示。

圖3 并行處理算法和串行算法濾波輸出誤差

3 并行匹配濾波器的設(shè)計

隨著集成電路技術(shù)的快速發(fā)展,實現(xiàn)高性能高速率的數(shù)字濾波器成為現(xiàn)實。大規(guī)模現(xiàn)場FPGA芯片內(nèi)部有規(guī)整的內(nèi)部邏輯陣列和豐富的連線資源,特別適合數(shù)字信號處理任務(wù)。隨著FPGA速度的不斷提高以及FPGA固有靈活性強的特點,基于FPGA實現(xiàn)的數(shù)字濾波器應(yīng)用越來越廣泛。因此采用了FPGA來實現(xiàn)高速的并行數(shù)字匹配濾波器。

利用賽靈思(XILINX)公司的FPGA實現(xiàn)了16階并行匹配濾波器,能夠工作的時鐘頻率達到250 MHz。16階高速并行數(shù)字匹配濾波器主要由分路延遲鎖存模塊、乘系數(shù)模塊和相加輸出模塊組成。

分路延遲鎖存模塊將輸入數(shù)據(jù)按圖2原理進行1分4路,并延時鎖存一定的時鐘周期,為的是能得到并行運算的所有輸入數(shù)據(jù)。乘系數(shù)模塊將分路得到的數(shù)據(jù)與濾波器系數(shù)相乘,按照時域并行濾波算法,16階高速并行匹配濾波器應(yīng)有4個乘系數(shù)模塊,相加輸出模塊將4路并行處理的結(jié)果相加即為濾波器輸出。

系統(tǒng)處理的數(shù)據(jù)速率較高時,數(shù)字匹配濾波運算速度的瓶頸就是乘法運算,在實現(xiàn)中采用FPGA內(nèi)部的硬件乘法器,硬件乘法器處理速度可達上百兆,可以滿足數(shù)字匹配濾波運算速度的要求。在相加輸出模塊中,有很多上級模塊輸出數(shù)據(jù)要同時做加法,如果不加處理,運算延時很大,影響整個模塊的運算速度。所以要對多加數(shù)的加法運算采用流水線方式運算的方法,這樣能減小運算延時,保證運算結(jié)果的正確性。在相加輸出模塊的加法運算后的結(jié)果是一個幾十位的定點數(shù),要根據(jù)仿真估算和實際試驗選擇截取位數(shù)。

在FPGA布局布線中要仔細調(diào)整布局布線的延時,以便能達到工作時鐘頻率的要求。可以采取對一些數(shù)據(jù)進行適當(dāng)?shù)逆i存,或者對某些延時較大的線進行時序約束,以便能夠滿足工作時鐘頻率的要求。

16階高速并行數(shù)字匹配濾波器在FPGA布局布線后,占用了934個的寄存器或鎖存器,使用了7個18×18的硬件乘法器,同時使用了一個數(shù)字時鐘管理器模塊。

用硬件描述語言(VHDL)編寫了并行數(shù)字匹配濾波器的程序代碼,并下載到硬件平臺進行了性能測試。在工作的時鐘頻率為250 MHz時,采用并行處理實現(xiàn)的數(shù)字匹配濾波器的系統(tǒng)要比使用模擬匹配濾波器的系統(tǒng)性能提升了1 dB,性能曲線圖如圖4所示。

圖4 并行數(shù)字與模擬濾波器性能比較

4 結(jié)束語

在數(shù)字信號處理當(dāng)中,數(shù)字匹配濾波器是一種重要的基本電路。用來對信號進行過濾、檢測與參數(shù)估計等處理,在通信、圖像、語音和雷達等許多領(lǐng)域都有著十分廣泛的應(yīng)用,隨著數(shù)字信號處理的速度越來越高,對數(shù)字匹配濾波器的處理速度要求也越來越高,而基于時域并行處理的數(shù)字匹配濾波器方法簡便、易行,因此在高速數(shù)字信號處理中將有很好的應(yīng)用前景。

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