連接器信號串擾優化淺析

劉興平，左 靜，陳 惠，王 超，岳明旗

(四川華豐科技股份有限公司，四川綿陽，621000)

1 引言

近年來，隨著技術發展，消費者對產品的傾向越來越小，速率越來越高，在這種情況下，就必須更加注意電路中串擾現象。對產品信號完整性的要求越來越高，解決信號完整性問題關系到信號速率是否能夠再次提升，以滿足市場的需求。

通常SI工程師在產品研發階段，經常會遇到各種各樣的信號完整性問題，就拿高速連接器來說，因為連接器結構復雜，所以串擾優化也是最困難的，本文通過解析串擾原理及借用實際工作中經驗提出了優化串擾的常用手段。

2 串擾產生的原因

串擾指的是當信號傳輸過程中，電磁能量耦合到其他了其他的傳輸線上，而這個耦合能量是不期望的能量。串擾在數字鏈路中普遍存在，包括芯片、PCB、連接器、電纜等。串擾將會通過改變線路的傳輸特性來影響信號完整性以及時序特征，也會將噪聲耦合入傳輸線，這將損害信號完整性減少噪聲裕量。

2.1 互感和互容

從電路角度看，串擾是由于臨近兩導體之間的互感和互容引起，這兩種現象都是在線路間通過磁場(互感作用)和電場(互容作用)耦合能量產生的[1]。

感性耦合是由于干擾源上的電流變化產生的磁場在被干擾對象上引起感應電壓從而導致的電磁干擾，如圖1.

圖1 互感耦合原理

互感是引起串擾的兩個重要因素之一,互感系數LM標志了一根驅動傳輸線通過磁場對另外一根傳輸線產生感應電流的程度。從本質上來說,如果“受害線”和“侵略線”的距離足夠接近,以至于侵略線產生的磁場將受害線包圍其中，如圖2,則在受侵略的傳輸線上將會產生感應電流,而這個通過磁場耦合產生的電流在電路模型中就通過互感參數來表征。

圖2 傳輸線磁場及電場耦合

互感 LM的作用下,將根據侵略線上的電流變化率而在受害線上引起一定的噪聲,噪聲電壓的大小與電流變換率成正比,通常可由下列公式(1)來計算[2]:

△υL=Lm di/dt

(1)

由于感應噪聲正比于信號的變化率,互感在高速數字電路的應用中顯得尤為重要。

容性耦合是干擾源上的電壓變化在被干擾對象上引起感應電流從而導致的電磁干擾，如圖3.

圖3 互容耦合原理

互容是引起串擾的另外一個重要因素,互容是兩導體間簡單的電場耦合,這種耦合在電路模型中以互容的形式表現出來。互容Cm將產生一個與侵略線上電壓變換率成正比的噪聲電流到受害線，通常可以由下列公式(2)來計算:

△iC= Cmdv/dt

(2)

同樣，感應噪聲也是正比于信號的變化率,說明互容也是非常重要的。

2.2 近端串擾與遠端串擾

容性耦合和感性耦合總是同時發生的,受害線上同時包含了容性耦合電流與感性耦合電流。在兩根信號線耦合較弱時,總串擾近似為容性串擾與感性串擾的累加。受害線上與攻擊信號傳播方向相反的一端稱為近端,與攻擊信號傳播方向相同的一端稱為遠端。由于兩種耦合,在受害線的近端產生的串擾稱為近端串擾,記為VNEXT,在受害線的遠端產生的串擾稱為遠端串擾,記為VFEXT。圖4直觀地顯示了兩種耦合電流的產生、流動方向、近端串擾和遠端串擾以及它們之間的關系。

圖4 近端串擾與遠端串擾

從串擾的產生可以得知，串擾主要是因為互感和互容耦合引起，互感和互容為串擾提供了攻擊路徑，所以優化串擾應該從耦合上做文章。

3 降低串擾的常用手法

3.1 增大平行走線間距

對于串擾來講，增大平行線走線間距是改善串擾最直接也是最有效的方式，由于串擾的來源主要是容性耦合和感性耦合，如圖2，拉大走線間距能有效減少走線間的互容和互感，從而減小串擾。

如圖5所示，建立一個帶狀線模型，保持其他變量不變，分別設置間距S1值為10mil、20mil、30mil，對比不同間距串擾值。

圖5 帶狀線串擾模型

串擾仿真結果如圖6所示。

圖6 不同間距串擾仿真結果

由圖6可知，隨著間距S1不斷增大，串擾將不斷減小，這也符合串擾的產生原理，所以增大走線間距是減小串擾的最有效方式。

3.2 增加保護地線

串擾的路徑是容性耦合和感性耦合，我們需要明白的是只要是金屬與金屬之間就會產生耦合電感和耦合電容，距離近的耦合大，距離遠的耦合小。同樣，增加保護地線，實際上就是提供了信號與保護地的耦合路徑，串擾遵循哪兒電容大去兒，哪兒電感小去哪兒的規律，所以理論上增加保護地線，將會減小串擾耦合。

a．我們按差分信號間距4mm建立模型，當間距不變情況下，在差分信號中間增加會留地GND，仿真對比串擾差異，如圖7所示。

圖7 兩種不同的串擾模型

串擾仿真結果：

圖8 是否帶保護地仿真結果對比

按圖8仿真結果，增加保護地能夠減小串擾，這就是我們經常看到高速信號都帶有保護地的原因，因為空間原因，當信號間間距不能再增大時，增加保護地是一個改善串擾的有效方式。

通過上述理論，我們知道增加回流地會減小串擾，我們廠家的PCB板會使用完整的參考平面，這將繼續增大信號與地的耦合，依據理論，耦合能量會向電容大和電感小的地方前進，則使用完整參考平面將會進一步減小串擾。

b．在CASE1和case2的基礎上，我們增加一個距離信號0.25mm的參考平面，如圖9，對比串擾值。

圖9 加屏蔽的串擾模型

串擾仿真結果如圖10所示。

圖10 加屏蔽仿真結果對比

從圖10仿真結果可以看出，當增加屏蔽后，CASE3和CASE4的串擾都比不增加屏蔽效果好，且兩種方式串擾值基本重合，所以增加屏蔽接地能有效的降低串擾。

CASE3和CASE4的仿真結果雖然重合，但并不代表所有的情形，因為文中仿真只到10GHz，所以不代表更高頻段結果，按照設計經驗更高頻段將會體現出差異值。要想保證CASE4中的串擾更好，需要保護地搭接點數量夠多且密度大，一般需要遵循搭接點距離小于λ/4。對于搭接點過少，且信號速率變得更高的時候，增加保護地線將會起到相反的效果，會導致串擾變差且出現諧振，還比不上CASE3，其結果將會類似后面的CASE5情形，所以使用CASE4需要重點關注。事實上，當在更高速率的產品設計時，CASE4將會給高頻段串擾帶來更好的結果，前提是設計時能提供更多更密的搭接點。

我們注意到，帶保護地線與屏蔽有兩個點首尾搭接，如果不搭接是否會影響串擾呢？我們按一下建模再分析。

c．在CASE2基礎上，建立CASE5保護地線首尾不增加搭接點，CASE6整個保護地線全部搭接，如圖11，建立模型仿真。

圖11 保護地與屏蔽搭接點串擾模型

串擾仿真結果如圖12所示。

圖12 保護地與屏蔽搭接點仿真結果對比

從如圖12中可以看出，當保護地和屏蔽無搭接時，串擾將會惡化，而仿真中的保護地首尾相連CASE2、無保護地CASE3以及保護地與屏蔽全搭接CASE6的仿真可以看出，串擾基本一致，這是因為信號耦合到保護地上時，當保護地搭接點數量足夠時，會給耦合回流提供最短路徑，保護地上的信號回流會以最短時間最短路徑回到屏蔽上，所以表征出的串擾結果相差不大，當然，保護地與屏蔽的搭接點應遵循規律，搭接點與點的距離最好小于λ/4,λ為入射波的波長。

我們在進行高速連接器走線設計時，應盡量避免出現CASE5情況，當保護地與屏蔽未搭接時，信號的回流路徑將被一分為二，而耦合到保護地上的回流將需要繞到更遠的地方才能回到屏蔽上，這就直接導致了串擾變差，嚴重的將會產生諧振，影響信號完整性。

由以上案例可知，信號速率越高，回流地的設計將會起到至關重要的作用，特別上現在連接器越來越高密度且小型化。

3.3 最小化平行走線長度

我們見得最多的走線是平行走線，因為能節約空間進行更多信號的布局。按照電磁場理論，串擾是因為互感和互容，如果兩條信號線互相垂直，磁感線耦合到另一信號線上的機會將會非常的小，如圖13，串擾也會很小。如果條件允許空間阻抗，是否可以帶角度布線或者垂直布線呢，其實同平面采用這種方式基本不可行，特別是連接器，垂直走線將會使空間利用率極低，還不如將信號線間距拉大。由于PCB走線不同層可實現垂直布線，可以使用該方法降低層間串擾。

圖13 耦合線

3.4 阻抗匹配

對于高速數字信號傳輸，如果阻抗不匹配，就會發生反射。同理，當信號沿傳輸線傳播時，遇到阻抗不匹配，則會發生反射，而反射的信號同樣會耦合到受害線端，造成串擾增加，傳輸線上的阻抗不匹配處往往會發生多次反射，周而復始，直至幅度衰減為0，如下圖14為反射過程。

圖14 串擾反射

建立一組仿真模型，一組傳輸線阻抗匹配P1，一組增加兩個不匹配點P2，如下圖15，觀察其串擾結果。

圖15 阻抗模型

其串擾仿真結果如圖16所示。

圖16 阻抗及串擾對比

由圖16可知，阻抗不匹配的P2模型隨著頻率增加，串擾呈明顯的上升趨勢，而阻抗匹配的串擾增長比較緩慢，所以阻抗匹配有助于改善串擾。

I.保持回流地平面完整

高速連接器及PCB設計中經常會用到完整的屏蔽片作回流地，連接器由于沖制加工等因素，屏蔽片的形狀經常會有掏空部分，PCB因為過孔反焊盤及阻抗匹配，也會存在掏空部分。這些空洞會使電磁場的耦合泄露到相鄰的信號線，從而產生串擾，特別是對于高速背板的相鄰層，對串擾的影響尤其明顯。

建立一個相鄰層的模型，如圖17，模型a為相鄰層不掏空，模型b為相鄰層屏蔽增加兩個空洞，仿真對比串擾大小。

圖17 相鄰層屏蔽模型

串擾仿真結果：

圖18 屏蔽對比仿真結果

由仿真結果可知屏蔽完整的a模型串擾非常好，曲線光滑，而b模型走線兩側增加空洞后串擾明顯變差，且在25G左右出現諧振。可見屏蔽完整性會影響串擾。

II.使用介電常數更低的絕緣材料

就介電常數 E ,本身來說,對串擾的影響微乎其微。對于圖19所示的橫截面積尺寸,當介電常數為4.2時,阻抗約為50Ω。如果不考慮阻抗控制,保持橫截面幾何結構不變,僅僅換成介電常數為3.4的板材,容性相對耦合度與感性相對耦合度變化趨勢如圖20所示，橫軸表示介電常數,縱軸表示相對耦合度。圖21為結構完全一致，只是改變了介電常數的串擾仿真值，可以看出串擾基本沒什么變化，介電常數的變化對于相對耦合度幾乎沒有影響。因此，介電常數 E ,本身并不影響串擾的大小[2]。

圖19 層疊結構

圖20 相對耦合度與介電常數

當使用小介電常數的板材時,為了阻抗控制,必須使用更薄的介質,介電常數為3.4時,為了阻抗保持為50歐姆,需要修改橫截面尺寸,如圖21所示,介質變薄。此時相對耦合度如圖22所示。介電常數為3.4時,相對耦合度明顯減小；使用介電常數較小的板材,其串擾明顯減小。

圖21 結構相同介電常數不同的串擾值

圖22 介質變薄層疊結構

圖23 阻抗控制的相對耦合度

介電常數本身不影響串擾，但是因為阻抗匹配，使用低介電常數因為阻抗匹配會拉近信號與地的耦合，因此間接的降低了串擾。

4 結束語

對于高速類產品，串擾的優化是極其重要的部分，本文通過電磁場理論衍生到實際仿真應用，著重描述了串擾的產生及優化方式，為高速連接器及PCB設計串擾優化提供一些改進方向。