一種自動(dòng)頻率控制算法的FPGA實(shí)現(xiàn)

曹鳳虎，高曰云

（1.赤峰學(xué)院附屬醫(yī)院，內(nèi)蒙古赤峰，024000；2.航天科工空間工程發(fā)展有限公司，北京，100089）

0 引言

隨著時(shí)代的發(fā)展，無(wú)線通信技術(shù)的應(yīng)用越來(lái)越廣泛，而自動(dòng)頻率控制在無(wú)線通信系統(tǒng)中非常重要，只有本地載波的頻率和相位嚴(yán)格與接收信號(hào)保持同步時(shí)，才能實(shí)現(xiàn)接收信號(hào)的相干解調(diào)；在實(shí)際通信環(huán)境中，受地面復(fù)雜環(huán)境的影響，信號(hào)在傳播過(guò)程中會(huì)產(chǎn)生多徑衰落和多普勒現(xiàn)象的，引起通信載體之間本振頻率產(chǎn)生不規(guī)則的偏移[1]，這些信號(hào)衰落和隨機(jī)頻率漂移導(dǎo)致接收信號(hào)相位產(chǎn)生隨機(jī)變化，當(dāng)接收機(jī)無(wú)法進(jìn)行載波同步時(shí)，顯然無(wú)法進(jìn)行FSK信號(hào)的解調(diào)，同時(shí)在突發(fā)模式下需要在很短的時(shí)間內(nèi)完成載波同步和符號(hào)檢測(cè)同步，采用鎖相環(huán)這種閉環(huán)結(jié)構(gòu)往往不能適應(yīng)突發(fā)模式下的快速載波同步。因此自動(dòng)頻率控制被提了出來(lái)，并得到了廣泛的應(yīng)用。本文采用的自動(dòng)頻率控制算法實(shí)現(xiàn)簡(jiǎn)單，捕獲頻率偏差范圍可調(diào)整，捕獲時(shí)間短，間接提高了無(wú)線信號(hào)通信質(zhì)量。

1 算法原理

頻率自動(dòng)控制主要用于調(diào)頻信號(hào)的解調(diào)環(huán)路。頻率控制方法很多，主要包括最大似然頻偏估計(jì)技術(shù)、快速傅里葉變換的載波頻率估計(jì)技術(shù)和相乘微分型AFC環(huán)路技術(shù)[2]；AFC環(huán)是一個(gè)負(fù)反饋系統(tǒng)，主要有相乘微分型、延遲叉積及離散傅里葉變換型。本文主要設(shè)計(jì)一種基于FPGA實(shí)現(xiàn)的相乘微分型AFC環(huán)路，它是由輸入IQ信號(hào)分別乘以同相和正交兩路載波信號(hào)，并通過(guò)低通濾波器后再進(jìn)行微分運(yùn)算完成鑒相功能，實(shí)現(xiàn)接收頻率的自動(dòng)同步。

如果接收信號(hào)與本振信號(hào)載波頻率存在偏差，則在一定時(shí)間內(nèi)必然存在相差，將鑒相器輸出的相位誤差通過(guò)叉積鑒頻算法[3]后，得到反應(yīng)誤差信號(hào)，此信號(hào)經(jīng)環(huán)路濾波器平滑處理、累加積分后，控制DDS輸出IQ信號(hào)頻率向接收信號(hào)頻率靠近，最終使得頻差近似為零[3]，相乘微分型AFC環(huán)路的結(jié)構(gòu)如圖1所示，該系統(tǒng)為負(fù)反饋系統(tǒng)。

圖1 AFC環(huán)FPGA實(shí)現(xiàn)結(jié)構(gòu)圖

假設(shè)接收到的IQ信號(hào)為（1）式和式（2）：

DDS輸出的IQ信號(hào)為（3）式和式（4）：

根據(jù)正余弦三角函數(shù)積化和差公式，可以計(jì)算出鑒相器輸出的I(t)和Q(t)信號(hào)，計(jì)算結(jié)果見(jiàn)（5）式和式（6），其中 Δω=ω1-ω2。

I(t)和Q(t)信號(hào)經(jīng)過(guò)低通濾波器后進(jìn)行微分求導(dǎo)運(yùn)算，即通過(guò)反正切運(yùn)算得到解調(diào)信號(hào)的相位數(shù)字化鑒頻時(shí)，F(xiàn)PGA很難實(shí)現(xiàn)上述微分求導(dǎo)運(yùn)算，因此可以使用差分運(yùn)算來(lái)代替[6]。

由于調(diào)頻信號(hào)的振幅是確定的，所以式（7）中I2(t) +Q2(t)=1，通過(guò)式（5）、式（6）和式（7）計(jì)算可得到：

uf(t)反映了輸入IQ信號(hào)和DDS輸出IQ信號(hào)的頻差，式（8）可以看做一個(gè)直流分量（即頻差）和解調(diào)后的調(diào)制信號(hào)，若輸入信號(hào)為未調(diào)制的單音信號(hào)，則dθ1(t) /dt=0。通過(guò)上述算法可以有效地將調(diào)制信號(hào)頻率逐步自動(dòng)控制到零頻，實(shí)現(xiàn)輸入頻率調(diào)制信號(hào)的解調(diào)。

2 設(shè)計(jì)及仿真

按照上面提到的算法原理，本文設(shè)計(jì)了一種易于在FPGA平臺(tái)實(shí)現(xiàn)的AFC算法。由于系統(tǒng)實(shí)現(xiàn)比較復(fù)雜，實(shí)現(xiàn)前先通過(guò)modelsim軟件對(duì)AFC算法進(jìn)行仿真，驗(yàn)證設(shè)計(jì)方案的可行性。

AFC算法主要包括下變頻部分、叉積鑒頻部分以及環(huán)路濾波部分。下變頻部分實(shí)際與鎖相環(huán)中的鑒相器功能，提取接收IQ信號(hào)與本地參考本振輸出IQ的差值，作為叉積鑒頻部分的輸入，逐步將接收IQ信號(hào)的載波調(diào)整到零頻；叉積鑒頻部分將前端預(yù)處理后的IQ正交基帶信號(hào)利用差積和點(diǎn)積求得信號(hào)的近似反正切值，實(shí)現(xiàn)接收信號(hào)的鑒頻功能；環(huán)路濾波部分主要對(duì)差積鑒頻部分輸出的相位進(jìn)行累加積分功能，并送入到DDS產(chǎn)生本地參考IQ信號(hào)，下面對(duì)AFC算法各個(gè)模塊進(jìn)行詳細(xì)的設(shè)計(jì)與仿真。

首先對(duì)下變頻模塊進(jìn)行仿真，該模塊采用IQ信號(hào)下變頻架構(gòu)，本部分實(shí)現(xiàn)十分簡(jiǎn)單，由2個(gè)DDS、4個(gè)乘法器、一個(gè)加法器和一個(gè)減法器組成；其中一個(gè)DDS產(chǎn)生固定的IQ信號(hào)，用于模擬接收到的IQ信號(hào)，為下變頻部分提供信號(hào)源，即公式（1）和公式（2），結(jié)合實(shí)際硬件平臺(tái)資源，輸出IQ信號(hào)均為12bit；另一個(gè)DDS用于產(chǎn)生本地參考IQ信號(hào)，即公式（3）和公式（4），本地參考IQ信號(hào)位數(shù)同樣為12 bit，兩個(gè)乘法器、一個(gè)加法器以及一個(gè)減法器實(shí)現(xiàn)正余弦三角函數(shù)積化和差計(jì)算，即公式（5）和公式（6），經(jīng)過(guò)上述處理后的IQ信號(hào)位數(shù)為24bit。

通過(guò)公式（5）和公式（6）我們知道，使用該計(jì)算方式對(duì)IQ信號(hào)直接進(jìn)行下變頻處理，計(jì)算結(jié)果中無(wú)接收射頻信號(hào)和本振的信號(hào)的二次諧波、三次諧波以及雜波出現(xiàn)，無(wú)需增加濾波功能對(duì)下變頻信號(hào)進(jìn)行專門處理。實(shí)際仿真過(guò)程中接收I1(t)和Q1(t)信號(hào)由DDS的IP核直接產(chǎn)生9.6kHz的單音信號(hào)，由于本模塊只對(duì)下變頻模塊進(jìn)行仿真，所以對(duì)另外一個(gè)DDS輸入固定的步進(jìn)相位，直接產(chǎn)生4.8kHz單音信號(hào)，輸出下變頻的I2(t)和Q2(t)本振信號(hào)，通過(guò)仿真得到的下變頻后的I(t)信號(hào)和Q(t) 信號(hào)為4.8kHz,說(shuō)明本文設(shè)計(jì)的下變頻部分具有可行性，能夠在FPGA平臺(tái)上實(shí)現(xiàn)。

其次對(duì)叉積鑒頻部分進(jìn)行設(shè)計(jì)與仿真，該部分原理為對(duì)下變頻部分處理后的I(t)信號(hào)和Q(t)信號(hào)進(jìn)行濾波和微分處理；濾波直接調(diào)用FPGA內(nèi)部的FIR濾波器IP核，分別對(duì)I(t)信號(hào)和Q(t)信號(hào)進(jìn)行濾波處理，濾波器為窗函數(shù)低通濾波器，濾波器系數(shù)為128階，濾波器帶寬暫定為1M；采用FPGA進(jìn)行數(shù)學(xué)意義上的微分算法運(yùn)算十分困難，根據(jù)公式（7）可知，我們可以采用一種簡(jiǎn)單的近似處理方法，通過(guò)求取前后兩個(gè)數(shù)據(jù)之差來(lái)代替微分運(yùn)算，實(shí)際設(shè)計(jì)中前后兩個(gè)數(shù)據(jù)的時(shí)間延時(shí)必須為一個(gè)碼率周期。該模塊由2個(gè)低通濾波器、2個(gè)延時(shí)器、2個(gè)乘法器以及一個(gè)減法器組成，實(shí)現(xiàn)公式（7）的微分功能，考慮到對(duì)單音信號(hào)進(jìn)行叉積鑒頻處理無(wú)法識(shí)別處理數(shù)據(jù)的正確性，因此下變頻I(t)信號(hào)和Q(t)信號(hào)應(yīng)為FSK調(diào)制后的零頻信號(hào)，調(diào)制信號(hào)為0-128循環(huán)數(shù)據(jù)，考慮到FPGA資源的合理應(yīng)用，綜合考慮運(yùn)算速率、運(yùn)算精度和硬件資源，濾波器輸出的I(t)信號(hào)和Q(t)信號(hào)為12bit，叉積鑒頻后的uf(t)為28bit位寬，根據(jù)仿真結(jié)果該模塊輸出信號(hào)與設(shè)計(jì)的FSK調(diào)制信號(hào)一樣，說(shuō)明本文設(shè)計(jì)的叉積鑒頻部分具有可行性，能夠在FPGA平臺(tái)上實(shí)現(xiàn)。

再次對(duì)環(huán)路濾波器部分進(jìn)行設(shè)計(jì)與仿真，本部分主要對(duì)叉積鑒頻輸出的uf(t)進(jìn)行積分累加處理，通過(guò)積分器后輸出到DDS模塊產(chǎn)生IQ本振信號(hào)，用于接收IQ信號(hào)下變頻的調(diào)整，經(jīng)過(guò)實(shí)際的仿真發(fā)現(xiàn)叉積鑒頻輸出的uf(t)必須進(jìn)行累加積分，否則很難實(shí)現(xiàn)接收信號(hào)載波頻率的提取功能，結(jié)合實(shí)際無(wú)線通信需求，對(duì)接收的IQ信號(hào)按bit進(jìn)行周期性累加積分處理，積分器處理后的信號(hào)輸入到DDS模塊產(chǎn)生IQ本振信號(hào)，用于接收IQ信號(hào)下變頻的處理。通過(guò)實(shí)際仿真說(shuō)明本文設(shè)計(jì)的環(huán)路濾波部分具有可行性，能夠在FPGA平臺(tái)上實(shí)現(xiàn)。

最后進(jìn)行整個(gè)AFC系統(tǒng)的仿真，將上述三部分整理融合后，將固定頻率信號(hào)輸入到AFC系統(tǒng)進(jìn)行仿真，圖2為仿真結(jié)果，其中輸入IQ信號(hào)載波頻率為9.6K,從圖2可以看出5個(gè)時(shí)鐘周期后系統(tǒng)跟蹤穩(wěn)定；驗(yàn)證了本文設(shè)計(jì)的AFC系統(tǒng)可以實(shí)時(shí)實(shí)現(xiàn)接收信號(hào)頻率的快速跟蹤和調(diào)整，響應(yīng)時(shí)間不超過(guò)8個(gè)調(diào)制信號(hào)碼率。

圖2 AFC仿真結(jié)果

3 實(shí)現(xiàn)與測(cè)試

本文設(shè)計(jì)AFC系統(tǒng)在XILINX FPGA硬件平臺(tái)上實(shí)現(xiàn)，系統(tǒng)處理時(shí)鐘為25.6MHz, 調(diào)制信號(hào)碼率為9.6k,載波偏移為48k,本地本振頻率為零頻；并進(jìn)行了實(shí)際測(cè)試驗(yàn)證；通過(guò)射頻信號(hào)源發(fā)送周期性的FSK調(diào)制信號(hào)，實(shí)際測(cè)試效果見(jiàn)圖3、圖4所示，圖中顯示圖形為叉積鑒頻輸出信號(hào)，表示接收的調(diào)制信號(hào)與頻率偏差（直流分量）信號(hào)的疊加，橫坐標(biāo)為時(shí)間，縱坐標(biāo)為接收信號(hào)量化后幅值，大于0表示數(shù)字1，小于0表示數(shù)字0，直流分量代表頻率偏差；圖3為AFC算法慢速響應(yīng)模式，圖4為AFC算法快速響應(yīng)模式。

圖3 AFC慢速響應(yīng)模式

圖4 AFC快速響應(yīng)模式

從圖3中可以看出在慢速模式下接收信號(hào)頻率由最大偏差緩慢靠近零頻，通信信息前導(dǎo)碼由于頻率偏差的存在，數(shù)字信息全部判讀為1無(wú)法進(jìn)行解調(diào)，待接收信號(hào)靠近零頻后才可解調(diào)出接收信號(hào)；圖4為圖3基礎(chǔ)上對(duì)接收信號(hào)進(jìn)行了CIC抽值濾波、累加和、增益自動(dòng)控制以及頻率邊界限定等算法優(yōu)化，從圖中可以看出在快速模式下，偏差頻率自動(dòng)控制響應(yīng)時(shí)間很快，幾乎可以忽略不計(jì)。

可以看出AFC環(huán)路成功將存在頻差的接收信號(hào)控制轉(zhuǎn)換為零頻信號(hào)，快速解調(diào)出調(diào)制信號(hào)。通過(guò)實(shí)際驗(yàn)證，當(dāng)載波偏差小于1MHz時(shí)可實(shí)現(xiàn)本地載波與接收信號(hào)自動(dòng)同步，可以滿足無(wú)線通信系統(tǒng)在復(fù)雜環(huán)境的應(yīng)用。但是在實(shí)際使用過(guò)程中由于空域環(huán)境電磁波非常復(fù)雜，無(wú)線電信號(hào)很容易受到干擾，AFC系統(tǒng)有可能會(huì)自動(dòng)跟蹤到其它的干擾信號(hào)，當(dāng)空域中出現(xiàn)自身所需接收信號(hào)時(shí)無(wú)法進(jìn)行重新跟蹤與接收，因此根據(jù)實(shí)際需求，還需對(duì)AFC系統(tǒng)增加接收頻率根據(jù)邊界限制。

接收信號(hào)頻率與本地本振同步以后，通過(guò)射頻信號(hào)發(fā)送不同的調(diào)制信號(hào)，測(cè)試AFC系統(tǒng)跟蹤頻率邊界，調(diào)制信號(hào)的調(diào)制指數(shù)體現(xiàn)到實(shí)際信號(hào)即為圖4中接收信號(hào)的幅值，從圖4中可以看出幅值越大，越有利于接收信號(hào)的判決，即接收鏈路靈敏度越高，詳細(xì)測(cè)試結(jié)果見(jiàn)表1所示。

表1 FSK信號(hào)調(diào)制與接收靈敏度關(guān)系

根據(jù)表1測(cè)試結(jié)果，F(xiàn)SK信號(hào)調(diào)制偏移與接收設(shè)備靈敏度成線性關(guān)系，調(diào)制信號(hào)偏移越大，接收設(shè)備靈敏度越高；但是到了信號(hào)偏移大于96kHz后，繼續(xù)提高調(diào)制信號(hào)偏移對(duì)接收設(shè)備靈敏度的提高作用不大。根據(jù)實(shí)際情況，接收設(shè)備的接收鏈路帶寬越窄，越不容易受到空域環(huán)境中信號(hào)的干擾，綜合多種因素考慮，將AFC系統(tǒng)的自動(dòng)根據(jù)頻率邊界限制為200kHz，經(jīng)過(guò)實(shí)際測(cè)試驗(yàn)證，可以滿足實(shí)際需求，并且在空域中存在干擾情況下正常接收突發(fā)的無(wú)線通信信號(hào)。

4 結(jié)束語(yǔ)

根據(jù)對(duì)AFC環(huán)路算法的理論研究，三角函數(shù)積化和差，差分運(yùn)算替換微分求導(dǎo)是實(shí)現(xiàn)自動(dòng)頻率控制的關(guān)鍵部分；同時(shí)根據(jù)實(shí)際測(cè)試驗(yàn)證本文設(shè)計(jì)AFC系統(tǒng)為不可逆系統(tǒng)，頻率偏差超過(guò)1M后失去自跟蹤功能，因此在實(shí)際環(huán)境中需對(duì)叉積鑒頻模塊輸出頻差信號(hào)進(jìn)行累加和邊界限制，為解決組成的無(wú)線通信系統(tǒng)中多目標(biāo)之間的互相干擾，同時(shí)滿足靈敏度要求的情況下，本文設(shè)計(jì)邊界為200k；以上原理利用XILINX FPGA平臺(tái)通過(guò)硬件語(yǔ)言Verilog實(shí)現(xiàn)[7]，調(diào)整頻差可根據(jù)實(shí)際應(yīng)用環(huán)境調(diào)整，成功解決了無(wú)線通信系統(tǒng)接收信號(hào)與本振信號(hào)同步問(wèn)題。