基于FPGA的數(shù)字頻率計設計

荊科科

【摘 要】設計是以FPGA為處理模塊，以VHDL做為描述語言。20MHz的晶振做為主時鐘，外部兩個按鍵分別是使能按鍵和復位按鍵，便于進行人工控制。該設計通過直接測量的方法對被測信號的頻率進行檢測并顯示。詳細介紹了系統(tǒng)的各個設計模塊，并對調試過程進行說明。該設計可以做成便攜式手持設備用于測量手機中的實時時鐘信號頻率，還可以對音頻信號的頻率進行檢測。

【關鍵詞】FPGA；頻率計；VHDL；模塊設計；元件例化

0 引言

頻率計是根據(jù)其應用來設計的。頻率計數(shù)器最常見的應用是確定發(fā)射機和接收機的特性。發(fā)射機的頻率必須進行檢驗和校準，才能符合有關規(guī)章制度的要求。頻率計數(shù)器能對輸出頻率和一些關鍵的內部頻率點（如本振）進行測量，查明無線電發(fā)射時候是否滿足技術指標。

頻率計數(shù)器的另一些應用包括計算機領域，在此領域中的數(shù)據(jù)通信、微處理器和顯示器中都使用了高性能時鐘。對性能要求不高的應用領域包括對機電產品進行測量。本設計采用FPGA作為控制核心，利用直接測量法對被測信號的頻率進行測量顯示。

1 設計要求

1）設計4位十進制數(shù)字顯示的頻率計，其頻率測量范圍為10k—9999kHz；

2）要求量程能夠自動轉換；

3）當輸入的信號小于10kHz時，輸出顯示全0；當輸入的信號大于9999kHz時，輸出顯示全F。

2 設計原理

本設計利用直接測量法進行測量計算，用一個頻率穩(wěn)定度高的頻率源作為基準時鐘，對比測量其他信號的頻率，也就是周期性的被測信號在單位時間內變化的次數(shù)。

計數(shù)器是嚴格按照f=N/T的定義進行測頻，其對應的測頻原理方框圖如圖1所示。工作時間波形如圖2所示。

頻率計的系統(tǒng)主要由被測信號、計數(shù)器電路、鎖存器電路、時分復用、譯碼顯示、時鐘輸入和分頻電路組成

2.1 整體設計思路

本設計以頻率為20MHz的晶振作為主時鐘，在設計中，需要用到的信號有頻率為5Hz的閘門信號，25Hz的按鍵消抖延時信號以及200Hz的數(shù)碼管動態(tài)顯示掃描信號；這三種信號由分頻器產生。分頻器產生的5Hz頻率的信號傳輸?shù)接嫈?shù)器，計數(shù)器對閘門信號進行分析，在高電平期間計數(shù)器對被測信號的周期進行計數(shù)，當閘門信號為低電平時停止計數(shù)，將記錄的數(shù)據(jù)傳輸?shù)芥i存器。鎖存器對數(shù)據(jù)鎖存后，計數(shù)器即可清零，為下一次計數(shù)做好準備。鎖存器再將本次記錄的數(shù)據(jù)傳輸?shù)斤@示模塊，顯示模塊對待顯示數(shù)據(jù)進行譯碼后輸出到數(shù)碼管進行顯示。計數(shù)器在正常工作狀態(tài)下，不斷記錄新數(shù)據(jù)，最終傳輸?shù)斤@示模塊，使頻率計實時更新數(shù)據(jù)。現(xiàn)將每個模塊的設計原理介紹如下。

2.2 計數(shù)器的設計

計數(shù)器的功能主要是在基準時間內對被測信號的周期進行計數(shù)如圖3所示。

其中enable是使能信號，高電平有效。cp3是閘門信號；input是被測信號；reset是復位信號，低電平有效；play0～play3是4位BCD顯示輸出，用于顯示0～9的數(shù)值；decimal是小數(shù)點輸出位。

使能信號enable由外部按鍵控制，當為高電平時計數(shù)器開始對被測信號進行測量；復位信號reset同樣由外部按鍵控制，當輸入低電平時系統(tǒng)復位；閘門信號cp3由經硬件描述語言編寫的分頻器對外部20M晶振進行分頻產生，cp3是周期為0.2s的方波信號；計數(shù)器正常工作時，當檢測到外部有被測信號input輸入時啟動計數(shù)功能；在閘門信號cp3的高電平時段內即0.1s對被測信號計數(shù)。計數(shù)器內部含有數(shù)據(jù)存儲單元play0～play3，將單位時間內檢測到的被測信號頻率進行記錄保存，待傳入顯示模塊。除了以上信號外，計數(shù)模塊還包含兩個溢出標志信號overflow和low，當被測信號的頻率小于10kHz或大于9999kHz時，頻率計顯示全“0”或全“F”。

2.3 鎖存器的設計

該部分電路用于對計數(shù)器的數(shù)據(jù)進行鎖存，保證計數(shù)模塊的數(shù)值能正確的輸出進行顯示。本模塊內部包含一個進程語句，敏感信號為閘門信號cp3和復位信號reset。當語句檢測到閘門信號cp3出現(xiàn)下降沿時，鎖存器將由計數(shù)器傳輸過來的信號進行鎖存，從而釋放計數(shù)器，使計數(shù)器能夠進行下一輪的計數(shù)，實現(xiàn)數(shù)據(jù)的實時更新。鎖存器的方塊圖如圖4所示。

2.4 分頻器的設計

該模塊中輸入端口cp_20m為20MHz外部晶振輸入端，分頻器利用硬件描述語言對晶振信號進行分頻，最終輸出3個不同頻率的信號，即cp1、cp2和cp3。在進行硬件描述時，先對晶振的20MHz信號進行50000分頻產生內部信號cp（頻率為400Hz的信號）。信號cp1為cp的2分頻輸出頻率為200Hz用于動態(tài)掃描顯示的時基信號；信號cp2為cp1的8分頻輸出頻率為25Hz，用于按鍵的消抖；信號cp3為cp1的40分頻輸出頻率為5Hz，即形成一個0.1S的閘門時間，做為計數(shù)器的閘門信號等。分頻器方塊圖如圖5所示。

2.5 顯示電路的設計

該模塊是描述動態(tài)掃描數(shù)碼管顯示代碼。其中cp1是一個200Hz的掃描頻率。p0，p1，p2，p3是從鎖存器傳輸過來的4個待顯示十進制數(shù)，信號show為送入到數(shù)碼管的輸出字形碼信號，sel為數(shù)碼管的位選信號。low和overflow為兩個溢出狀態(tài)標志信號。在代碼中利用cp1的上升沿觸發(fā)進程語句，進程語句中先判斷位選信號該顯示哪一位；例如顯示第一位時，對位選信號賦值sel<=“0001”，然后對第一位數(shù)據(jù)p0進行譯碼，輸出到數(shù)碼管的字形端進行顯示，以此類推，每5ms（cp1為200Hz）顯示一位數(shù)據(jù)，四位數(shù)據(jù)循環(huán)顯示使數(shù)碼管穩(wěn)定顯示數(shù)據(jù)。

2.6 頂層文件的設計

頂層文件的設計可以先用原理圖輸入法，對各個模塊進行正確連線，待調試無誤后，再根據(jù)原理圖輸入法，采用元件例化的方法對頂層文件進行描述。頂層原理圖如圖6所示。

3 調試技巧

在調試過程中以各個模塊為單位，編好代碼后先進性波形圖仿真，對各個模塊的波形圖進行分析，如存在問題及時對代碼進行分析修改；若波形圖不存在問題再進行整體電路的描述設計。若直接進行整體設計再分析的話，很難判斷錯誤出現(xiàn)的位置，導致設計效率的降低。另外在對計數(shù)模塊進行波形仿真時，建議先將起初的50000分頻適當修改為500分頻，并在設置被測信號的頻率時也相應的降低頻率。若不進行修改，在進行波形仿真時，軟件要仿真運算很長時間，同樣會降低效率。當對計數(shù)模塊的波形分析無誤后再改回原代碼的50000分頻既可。

4 硬件配置

本設計的硬件測試是基于GW48系列SOPC/EDA實驗開發(fā)系統(tǒng)現(xiàn)代DSP實驗開發(fā)系統(tǒng)，該設備的顯示模塊采用動態(tài)掃描時，其數(shù)碼管的硬件引腳配置如圖7所示。

數(shù)碼管的字形碼分別對應管腳：a：173；b：169；c：168；d：167；e：166；f：165；g：164；h：163四位數(shù)碼管的位選端分別對應管腳：個位：162；十位：161；百位：160；千位：159。

【參考文獻】

[1]譚會生.EDA技術及應用實踐[M].2版.湖南大學出版社，2010.

[2]潘松，黃繼業(yè).EDA技術實用教程[M]..3版.科學出版社，2006.

[3]潘松，黃繼業(yè).EDA技術實用教程——VHDL[M].4版.科學出版社，2010.

[責任編輯：鄧麗麗]