基于MIPI D-PHY 規范的低速接收電路設計

張自豪，趙建中，周玉梅

（1.中國科學院 微電子研究所，北京 100029；2.中國科學院大學，北京 100049）

隨著移動互聯網時代的到來以及智能手機、平板電腦和可穿戴式電子產品的高度普及，消費者們普遍提高了對電子產品在圖像、視頻顯示方面的需求[1-3]。MIPI 串行顯示接口（Display Serial Interface,DSI）規范是一種高速串行顯示接口協議[4]，因其功耗低、抗干擾能力強等特點，目前已成為全高清微顯示接口領域的主流應用協議[5-6]。

物理層（Physical Layer）是DSI協議的最低層次，規定了發送接收線路的電學特性以及時鐘通道和數據通道的時序關系[7]。D-PHY 規范[8]是一種常用的物理層規范（最初D-PHY 單通道傳輸速率為500 Mbps，500 對應的羅馬數字為D）。D-PHY 主要傳輸模式有高速（High Speed,HS）模式和低速（Escape）模式[9-11]。低速模式是D-PHY的一種特殊工作模式，其特點是無端接[12]、低速、可間斷傳輸，是一種異步通信電路[13]。DPHY規范本身并沒有提供低速下的接收時鐘，文獻[7]采取本地外掛40 MHz的異步時鐘來實現低速數據的采樣。如何實現D-PHY 低速工作模式下的異步時鐘以及低速模式下的時序控制要求，是該文的研究重點。

1 電路架構

1.1 D-PHY架構

D-PHY 作為DSI 協議的物理連接層，有主端和從端之分。從端D-PHY 是一個數?；旌想娐?，主要功能是通過差分Dp、Dn 傳輸線路，接收從主端發送過來的串行比特流（Bit）數據，將模擬信號轉換為數字信號，解串出并行有效數據，再將數據以字節（Byte）的形式傳給協議上層[14]。D-PHY 的模擬電路部分主要實現串行比特流的接收以及高速時鐘的恢復，數字電路部分主要實現對每個通道的狀態和時序控制，以及對低速數據進行解碼和高速數據的幀頭檢測。從端D-PHY 的電路架構如圖1 所示。其中D-PHY 的輸出信號為PHY 協議接口（PHY Protocol Interface,PPI）信號。

圖1 從端D-PHY電路架構

1.2 D-PHY低速接收模式

1.2.1 低速模式電路架構

低速模式主要傳輸DSI 協議規定的低速命令和狀態信息[12]，并且在D-PHY 進入高速模式之前，需要低速模塊電路提前工作，將高速驅動電路使能以及端接電路使能打開，才能建立穩定可靠的高速傳輸連接。低速模式下，D-PHY 的最高數據傳輸速率不超過10 Mbps。差分傳輸線Dp 和Dn 是單端信號（0～1.8 V），Dp和Dn不同的邏輯電平可以組合成4種狀態：LP00、LP01、LP10和LP11，D-PHY規范將這4種組合編碼成不同的通道狀態，如表1 所示。

表1 D-PHY通道狀態

整個低速接收電路可以劃分為模擬前端電路和數字電路兩部分，如圖2 所示，模擬前端進行模擬單端信號Dp 和Dn 的有效接收，并輸出正確的邏輯電平給數字電路。數字電路通過Dp 和Dn 的邏輯電平值，進行不同的時序控制和邏輯組合。該文主要關注低速接收電路的數字電路設計。

圖2 低速接收電路架構

1.2.2 低速模式接收時序

通過檢測Dp、Dn 線路上的邏輯電平，D-PHY 首先通過一段引導碼進入低速模式，D-PHY 規范規定的低速模式引導碼為：LP11→LP10→LP00→LP01→LP00。之后，D-PHY 根據不同的8 比特進入命令碼（Entry Command）進入到不同的低速模式，低速模式可細分為3 種模式：低速傳輸模式（Low-Power Data Transmission,LPDT）、超低功耗模式（Ultra-Low Power State,ULPS）和復位模式（Reset-Trigger）。對應關系如表2 所示。

表2 進入命令碼

低速模式下的8 比特進入命令碼和8 比特低速數據是通過對Dp、Dn 邏輯電平進行空格-獨熱碼（Spaced-One-Hot）解碼得到的。空格獨熱碼是一種特殊的編碼方式，它使用2 組LP 狀態值來表示數據“0”和數據“1”，每個Mark 狀態緊鄰一個Space 狀態，即Mark1（LP10）和Space（LP00）則表示數據“1”，Mark0（LP01）和Space（LP00）則表示數據“0”。

2 電路實現

2.1 低速時鐘生成

D-PHY 在低速模式下，是一種異步通信模式，數據通道的傳輸不依賴于時鐘通道[12]。根據引導碼和Spaced-One-Hot 的編碼特點，設計出了一種低速模式異步時鐘生成電路，可用來控制D-PHY 的狀態控制和低速數據傳輸。在低速模式下，兩次線路狀態傳輸之間會發送一次Bridge 狀態或者Space 狀態，其值都為LP00；通過調用工藝庫里的標準延時單元DLY4X1，分別將Dp、Dn 延時后的信號Dp’、Dn’和Dp、Dn 相異或得到CLK_P 和CLK_N，再將CLK_P 和CLK_N 相或再反相得到低速異步時鐘CLK_ESC，電路設計如圖3 所示。

圖3 低速異步時鐘生成

2.2 控制通路和數據通路

低速模式控制通路的主要功能是保證D-PHY通過引導碼進入正確的工作模式，由D-PHY 低速狀態機（Finite State Machine,FSM）來控制，通過檢測不同的線路電平進入不同的狀態，狀態轉移圖如圖4所示。

圖4 D-PHY低速狀態機狀態轉移圖

D-PHY 復位結束之后，狀態機處于STOP 狀態，打開低速接收機進入線路電平檢測模式，之后根據不同的引導碼進行狀態跳轉，其中ESC_CMD 為進入命令碼判斷狀態，8比特進入命令碼由數據通路給出；低速模式下，當再次檢測線路電平為LP11時，D-PHY回到STOP 狀態，等待下一次低速傳輸。

數據通道進行Spaced-One-Hot 的解碼，輸出進入命令碼，并且在LPDT 模式下輸出8 比特的低速數據。數據通道的實現電路如圖5 所示，State_Ctrl 為狀態機控制模塊，在ESC_CMD 和LPDT 狀態下進行計數和Spaced-One-Hot 解碼，分別由Data_Cnt 和Data_Decode 模塊實現，其中Data_Cnt 是一個4 位二進制計數器，控制Data_Decode 模塊，實現8 比特的數據輸出。

圖5 控制通路和數據通路電路圖

3 電路仿真和結果分析

該設計搭建了D-PHY 模擬電路的模型，搭建Testbench 平臺對D-PHY 低速接收電路進行了電路前端仿真。測試用例為LPDT 模式、Trigger 模式和ULPS 模式的進入與退出，仿真結果如圖6 所示。結果表明，D-PHY 低速接收電路能夠正確檢測線路電平，根據不同的引導碼進行各個模式之間的切換，LPDT 模式下Spaced-One-Hot 解碼正確。下面具體分析每個模式的仿真過程。

LPDT 模式仿真波形如圖6(a)所示，從端DPHY模擬層模型正確接收Dp 和Dn 數據，轉成2 bits rxdoutlp[1:0]輸出給數字層。使用該文提出的異步數據采樣時鐘esc_clk_mul2，數字層正確采樣低速模式引導碼、以Spaced-One-Hot 解碼出8 bits LPDT 模式進入命令碼，拉高LPDT 模式進入標志信號rx_lpdt_esc，之后接收LPDT 有效數據，每接收1 byte數 據rx_data_esc[7:0]，拉高rx_valid_esc 信號；LPDT數據接收完畢后，檢測到LP10 和LP11，退出低速模式。PPI接口信號行為符合DPHY 1.1規范，測試用例符合DPHY CTS 1.1 規范[15-16]，LPDT 模式仿真波形正確。

Trigger 模式仿真波形如圖6(b)所示，從端DPHY模擬層模型正確接收Dp 和Dn 數據，轉成2 bits rxdoutlp[1:0]輸出給數字層。使用該文提出的異步數據采樣時鐘esc_clk_mul2，數字層正確采樣低速模式引導碼、以Spaced-One-Hot 解 碼出8 bits Trigger 模式進入命令碼，將Trigger 模式進入標志信號rx_trigger_esc[3]拉高，之后檢測到LP10 和LP11，退出低速模式。PPI 接口信號行為符合DPHY 1.1 規范，測試用例符合DPHY CTS 1.1 規范，Trigger 模式仿真波形正確。

ULPS 模式仿真波形如圖6(c)所示，從端DPHY模擬層模型正確接收Dp 和Dn 數據，轉成2 bits rxdoutlp[1:0]輸出給數字層。使用該文提出的異步數據采樣時鐘esc_clk_mul2，數字層正確采樣ULPS 模式引導碼，解碼出ULPS 進入命令碼之后，拉高rx_ulps_esc，拉低ulps_active_not（低有效），進入ULPS模式。ULPS 模式下，當檢測到線路電平為LP10 和LP11 時，拉低rx_ulps_esc，拉高ulps_active_not（低有效），退出ULPS 模式；退出ULPS 后，從端DPHY 需立刻能夠進行數據的接收，才可認為完全退出了ULPS模式，故退出ULPS 后，立刻進行了一次接收測試。PPI接口信號行為符合DPHY 1.1規范，測試用例符合DPHY CTS 1.1 規范，ULPS 模式仿真波形正確。

圖6 LPDT、Trigger、ULPS模式仿真

基于SMIC 0.18 μ m 工藝庫，使用Synopsys Design Compiler（DC）工具對該電路進行邏輯綜合，典型工藝角下，整體電路的面積為9 616.62 μm2，整體功耗為231.3 μW。所設計電路能夠滿足D-PHY 1.1 規范低速模式下最高10 Mbps 的數據速率。

4 結論

文中提出了一種基于MIPI D-PHY 規范的低速模式接收電路，該電路解決了D-PHY 低速模式下的異步時鐘問題，具有Spaced-One-Hot 解碼功能，支持LPDT、Trigger 和ULPS 模式的進入和退出，最高數據傳輸速率符合MIPI D-PHY 1.1 規范。