不平衡電網下的改進型鎖相環設計研究

2022-02-17 03:07:50張華贏胡子珩李艷艾精文

電測與儀表 2022年2期

張華贏，胡子珩，李艷，艾精文

(深圳供電局有限公司電力科學研究院，廣東深圳518020)

0 引言

對大多數并網變換器，如有源電力濾波器、不間斷電源、分布式電源，電網電壓頻率、幅值和相位等信息的準確獲取具有重要意義[1-2]。

在實際應用中，基于閉環的鎖相環(Phase Locked Loop，PLL)由于其結構簡單和實現靈活，是最廣泛使用的電網同步算法。在三相系統中最常使用的是基于同步坐標系的鎖相環(synchronous reference frame PLL，SRF-PLL)[3-5]。在SRF-PLL中，首先將三相電網電壓(va、vb和vc)轉換到同步坐標系中，得到d、q軸電壓分量vd和vq，然后通過反饋機制將vq調節為零來獲取電網電壓相位。當電網電壓為理想正弦波時，SRF-PLL具有很高的帶寬，可快速和準確的估計相位。但是，如果輸入信號三相不平衡，則需要減小SRF-PLL的帶寬以進行適當的濾波。為了消除負序分量的影響，會造成SRF-PLL帶寬過低，從而系統動態響應無法滿足應用需求。為提高鎖相精度，可在傳統PLL之前串聯低通濾波器[6]，但此方案存在系統響應變慢、附加相位偏移等問題。文獻[7]基于二階廣義積分器(Second-order Generalized Integral，SOGI)提出了一種可頻率自適應的三相鎖相方法。在電網不平衡時仍能準確鎖定基波相位，但對3、5、7等低次諧波的濾除效果不是很明顯，所以穩態時，相位檢測精度不高。文獻[8]采用解耦雙同步坐標系鎖相環(Decoupled DSRF-PLL，DDSRF-PLL)來實現不平衡電網條件下的準確鎖相。DDSRF-PLL中包含兩個角速度相同，但旋轉方向相反的同步坐標變換，結合一個解耦網絡來提取電網電壓的正序基波分量。但是，DDSRF-PLL依賴于鎖相相位反饋，因此，電網相位突變時會導致動態過程中存在超調、穩定時間長等問題。基于自適應觀測器(FRF)[9]的方法可以較準確的進行鎖相，但是該算法實現復雜，占用DSP資源較多。

文章從提取電壓正序基波出發，分析了SOGI能實現信號正交化和濾波的原理。通過頻域分析，針對傳統SOGI消除直流偏移和抗諧波干擾能力弱的特性，提出增強其濾除零頻和低次諧波能力的改進方案，并從理論上對其進行性能校驗。最后，利用PSCAD軟件搭建出包含該鎖相環在內的幾種鎖相環仿真模型，在多種電網環境條件下進行仿真對比試驗，仿真結果證明了所提方案的有效性。

1 電壓正、負序分離原理

在電網三相不平衡時，對于SRF-SPLL而言，由于電壓負序分量的存在，從而導致其鎖相不準確。因此，電網不平衡時，為保證鎖相準確需要提取出正序基波信號。不平衡電網電壓中含有正、負、零序分量，此時可以表示為：

(1)

(2)

(3)

在本文研究中，零序分量不予考慮。經過數學變換可得[10]：

(4)

(5)

2 SOGI的頻率特性

SOGI的結構如圖1所示[11]。

圖1 SOGI結構圖Fig.1 Diagram of SOGI

由圖1可得如下傳遞函數：

式中ω′為諧振頻率；k是阻尼系數；v為輸入信號。圖2是系統在不同k值時的伯德圖。

圖2 SOGI的頻率特性Fig.2 Frequency characteristic of SOGI

分析式和式，當ω′與v的頻率相同時，則v′與v具有相同的相位和幅值；qv′與v具有相同的幅值，但相位滯后90°。基于此，結合式，可設計出如圖3所示基于雙二階廣義積分器(DSOGI)的傳統型鎖相環。

圖3 DSOGI-PLL結構框圖Fig.3 Block diagram of the proposed DSOGI-PLL

3 改進型SOGI及其拓展應用

分析圖2(b)可知，Q(s)是一個低通濾波器，一旦輸入信號包含直流分量那么輸出信號qv′很容易受到影響，導致電壓正序分量提取存在誤差，從而降低鎖相精度。在實際應用中，由于各種原因導致檢測到的電網電壓會含有直流分量。因此，提出一種能消除直流分量影響的SOGI結構，如圖4所示。

圖4 改進的SOGI結構框圖Fig.4 Block diagram of the improved SOGI

從結構圖中可以分析得知：ε=v-v′，當系統穩定時，ε中包含v中的所有直流分量。

因此可以在ε經過增益k放大后，再通過低通濾波器，與qv′做差，這樣可徹底消除掉信號qv′中的直流量。為兼顧系統動態性能與高頻衰減能力，選取圖4中低通濾波器的截止頻率ωc為80π(T=1/ωc)，圖5為改進后Q(s)的伯德圖。

由圖5可以看出，改進后的Q(s)在零頻處的增益大大降低，因此能很好地消除掉直流分量的影響。

圖5 改進型SOGI中Q(s)的伯德圖Fig.5 Bode plot of Q(s) in the improved SOGI

無論傳統型SOGI還是改進型SOGI，都存在低次諧波濾除能力不夠的問題。當低次諧波不能忽略時，會導致檢測到的頻率及相位信息存在小幅低頻波動。雖能通過減小濾波器帶寬來削弱其影響，但這樣會減小鎖相環系統帶寬，從而降低系統的響應速度。針對這個問題，采用如圖6所示多濾波器并聯的結構來消除低次諧波干擾，以提取出電壓正序分量。

圖6 多DSOGI并聯結構Fig.6 Block diagram of parallel DSOGI

對于圖6的并聯結構，可以將kn設為k/n(k為基波DSOGI的阻尼系數)。這樣的話，可以使得各次濾波器的knωn相同，從而各DSOGI具有相同的帶寬。

由于HDN模塊中只用到分量，根據前述分析可知經SOGI濾波得到的并不受直流分量影響。因此，為簡化系統結構，在圖 6中只有基波DSOGI采用所提改進型SOGI，那么所設計的電壓正序分量提取模塊既能消除掉直流分量的影響，又能大大增強對于低次諧波分量的抑制能力。

4 仿真驗證

基于PSCAD仿真軟件搭建出三種類型鎖相環，分別是：(1)圖3所示基于傳統DSOGI的鎖相環(A型)；(2)將圖 3中的SOGI換為本文所提改進型SOGI的鎖相環(B型)；(3)基于圖6所示電壓正序分量提取模塊的鎖相環(C型)。仿真時，C型鎖相環中為3次和5次諧波分量設置了對應的DSOGI模塊，且各個鎖相環仿真模型中的PI控制器參數均一致。仿真結果中以鎖相所得d軸定向電壓Ud和電網基波頻率f兩個參數作為指標來衡量鎖相環性能的好壞。分別在三種情況下對各類型鎖相環進行仿真測試：(1)初始電壓信號為基波正序電壓，幅值為220 V(最大值)，在0.2 s時，疊加上0.2 p.u.的基波負序分量；(2)初始電壓信號為基波正序電壓，幅值為220 V，在0.2 s時，在A、B兩相信號中分別疊加上10 V的直流量；(3)初始電壓信號為基波正序電壓，幅值為220 V，在0.2 s時，疊加上0.15 p.u.的3次分量以及0.1 p.u.的5次分量；仿真結果如圖7～圖9所示。

從圖7(a)和圖7(b)中的初始階段(即理想電網情況下)，可以看出三種類型的鎖相環均能準確地鎖定電網電壓的頻率及幅值。當三相電壓發生不對稱突變時，A型鎖相環由于在結構上較其他兩種類型的鎖相環簡單，因此其動態響應最快，過渡過程所用時間最短。三種鎖相環都利用SOGI從不平衡電壓中提取出正序基波分量來進行鎖相，因此在不平衡電網環境下都具有較高的穩態精度。