基于反激式AC-DC 開關(guān)電源中運(yùn)放電路設(shè)計(jì)*

吳啟琴，沈克強(qiáng)，趙俊霞，孫小羊

（1.三江學(xué)院，江蘇 南京 210012；2.東南大學(xué)，江蘇 南京 210096）

模擬IC 的基本單元電路模塊之一便是運(yùn)算放大器，其因擁有輸入阻抗高、輸出增益高、輸出阻抗較低等優(yōu)勢，一直是電子行業(yè)中研討的熱門話題。在開關(guān)電源電路中，檢測諧振的谷底位置之前，先將輔助繞組上，經(jīng)分壓網(wǎng)絡(luò)對輸出電壓值采樣得到反饋電壓VFB，再用開關(guān)電容放大電路對反饋電壓VFB 進(jìn)行放大，最后將放大后的VFB 與電容上的電壓進(jìn)行比較，從而得到谷底位置。由上可知，運(yùn)放電路性能的好壞對開關(guān)電源電路能否正常運(yùn)作起直接作用。隨著科學(xué)技術(shù)的發(fā)展，運(yùn)算放大器在實(shí)際中的運(yùn)用越來越廣泛，如V/I 轉(zhuǎn)換器、有源濾波器、微積分電路等。現(xiàn)今，高性能、低成本的運(yùn)算放大器已在市場中占據(jù)了重要地位。

1 兩級運(yùn)放電路設(shè)計(jì)

運(yùn)放一般是偏置電路，由輸入級、中間級、輸出級所組成，其中偏置電路為運(yùn)放正常工作供給適宜的直流電壓；一般在輸入級運(yùn)用差動放大來獲得比較高的電源抑制；此外，將有源負(fù)載電路作為中間級，使運(yùn)放的放大倍數(shù)得到提高；輸出級常采用互補(bǔ)對稱結(jié)構(gòu)電路，有利于電路進(jìn)行負(fù)載的驅(qū)動，其原理見圖1。

圖1

圖1（a）偏置電路為（b）提供合適的VB 值，使運(yùn)放處于正常的直流工作中。此外，因希望運(yùn)放的輸出擺幅大些，則會使Vp 的值小于VB，而（a）中的M12 管工作在線性區(qū)，等效于電阻的功能，從而使VD13的值拉低，有VD13≈Vp，M11 與M12 管構(gòu)成電流鏡，M11 管為M12 管提供合適的偏置電壓使其工作在線性區(qū)。圖（b）的兩級運(yùn)放采用了頻率補(bǔ)償?shù)脑恚娐分械谝患壏糯笥蒑1～M5 組成，其中M3、M4 管組成電流鏡結(jié)構(gòu)，將輸入電流進(jìn)行比例放大，又因M3 和M4 管對稱，所以使VD3與VD4兩點(diǎn)的電壓在Vin 的共模輸入范圍內(nèi)，不再伴隨Vin 而發(fā)生改變，從而給運(yùn)放的下一級放大供給穩(wěn)定的偏置。M5 是尾電流源，為跨導(dǎo)管提供直流偏置，其上的電流被M1 和M2 管平分；第二級放大由M6、M7 管組成，M7 為負(fù)載管，M6 為共源放大管，C0為引入的米勒補(bǔ)償電容，此可有效將主極點(diǎn)與非主極點(diǎn)進(jìn)行分離，R0為調(diào)零作用，其可將右半平面中的零點(diǎn)轉(zhuǎn)移至左半平面。一、二級放大器之間補(bǔ)償網(wǎng)絡(luò)的使用，使相位裕度穩(wěn)定在60°左右。

利用Cadence 仿真軟件，采用CSMC 0.5μm 工藝對兩級運(yùn)算放大器進(jìn)行研究與設(shè)計(jì)，并且使其滿足表1 所示的性能指標(biāo)要求。

表1 兩級運(yùn)放的性能指標(biāo)（tt）

由CSMC 0.5μm 工藝庫可知，nmos 器件模型主要參數(shù)：最小溝道長LMIN＝0.5μm，柵氧厚度TOX＝1.28×10-8m，閾值電壓VTHN＝0.719V，遷移率系數(shù)U0＝4.04×10-2cm2/v·s；pmos 器件模型主要參數(shù)：最小溝道長LMIN＝0.55μm，柵氧厚度TOX＝1.24×10-8m，閾值電壓VTHP＝-0.972V，遷移率系數(shù)U0＝2.15×10-2cm2/v·s。

由上可知：

相位裕度的計(jì)算：

已知一個(gè)兩級運(yùn)放有兩個(gè)極點(diǎn)和一個(gè)RHP 零點(diǎn)，若要求相位裕度達(dá)到60°及以上，假設(shè)零點(diǎn)超過10GB，則有第二極點(diǎn)超過2.2GB。

由60°的相位裕度得到：

假設(shè)運(yùn)放的單位增益頻率為GB，用其替代ω 可得到：

若A（v0）很大，上式可化簡為：

所以有：

由頻率響應(yīng)可知其零極點(diǎn)為：

為保證相位裕度能達(dá)到60°及以上，則有：

此次設(shè)計(jì)取CL為800fF，為獲得足夠的相位裕度，選擇C0為900fF。

此次設(shè)計(jì)取得ID5為11uA，則ID1、ID2、ID3、ID4為5.5uA。

因?yàn)镸5 管處在飽和區(qū)，則有：VDS5>VGS5-VTH，在線性區(qū)與飽和區(qū)的臨界過驅(qū)動電壓為VOD5=VDS5=VGS5-VTH，所以有：

根據(jù)共模輸入電壓的范圍為1.2～4.8V，有Vin(cm)min=VGS1+VOD5=1.2V，且Vin(cm)min=VDD-|VGS3|+VTH1=4.8V，假設(shè)M1 管與M5 管的臨界過驅(qū)動電壓相等，可得出：1.2V=VOD5+VTH1+VOD5，即VOD5≈0.2，所以：

同理可算出：

可得到：

得到：

根據(jù)第二極點(diǎn)為單位增益帶寬的2.2 倍，得到：

假設(shè)ID6=ID5=11uA，則得：

M7 管尺寸由平衡方程可得：

采用密勒補(bǔ)償技術(shù)，可將右半平面的零點(diǎn)移動到左半平面，且略大于GB 處，一般取其1.2 倍處，此處的零點(diǎn)既不影響幅度特性，又為好的相位裕度做貢獻(xiàn)，所以有：

該運(yùn)放的增益為

利用Cadence 軟件設(shè)計(jì)繪制的電路原理圖見圖2。

圖2 兩級運(yùn)放的繪制圖

2 兩級運(yùn)放電路仿真

2.1 共模輸入范圍仿真

仿真信號添加：電源上接入5V，將該電路中反相的輸入端與輸出端連接在一起，起緩沖的作用，正相端接入0～5V 的直流電壓進(jìn)行掃描，仿真后獲得的共模輸入范圍如圖3 所示。A 線代表輸出信號，B 線為M5管漏源電流IDS5的波形，IDS5進(jìn)入飽和區(qū)為起點(diǎn)，Vout隨Vin 變化不再變化為終點(diǎn)，其共模輸入范圍從1.2V到4.8V，滿足參數(shù)的設(shè)計(jì)指標(biāo)。

圖3 運(yùn)放共模輸入仿真波形圖

2.2 輸出擺幅仿真

由圖1（b）可得輸出擺幅：VOD7≤Vout≤VDD-VOD6。仿真信號添加：設(shè)反相比例放大器增益10，正相端接2V 直流信號，反相端接直流0～5V 進(jìn)行掃描，采用負(fù)反饋方式進(jìn)行運(yùn)放的連接，其仿真后的波形見圖4。

圖4 輸出電壓擺幅特性波形圖

由圖4 可知：該運(yùn)放的輸出電壓擺幅為0～5V，滿足了設(shè)計(jì)的要求。

2.3 電源抑制比仿真

此時(shí)的運(yùn)放電路處于單位增益工作狀態(tài)，其正相端接入2V（DC），電源信號接入5V 的直流信號，并同時(shí)串聯(lián)一個(gè)1V 的交流小信號源，其波形如圖5 所示。

圖5 電源抑制比特性曲線圖

由圖5 可見，該運(yùn)放電路的電源電壓抑制比為84dB，滿足設(shè)計(jì)指標(biāo)要求。

2.4 共模抑制比仿真

在運(yùn)放開環(huán)的條件下，其正相和反相端同時(shí)接入一個(gè)1V 的交流小信號，且正相輸入端同時(shí)加入一個(gè)2V 的直流信號，仿真波形見圖6。

從圖6 可得，運(yùn)放的共模抑制比近似78dB，符合運(yùn)放的設(shè)計(jì)指標(biāo)要求。

圖6 共模抑制比仿真波形圖

2.5 運(yùn)放的轉(zhuǎn)換速率仿真

轉(zhuǎn)換速率的仿真環(huán)境設(shè)置如下：正相端接pwl 電源脈沖；反相端與輸出之間用導(dǎo)線相接成單位增益型，對該電路進(jìn)行瞬態(tài)仿真研究，其仿真輸出波見圖7。

圖7 轉(zhuǎn)換速率仿真波形圖

從仿真波形得到：在輸出波形的10%和90%處，其電壓分別為1.804V 和0.203V；對應(yīng)的時(shí)間分別為3.232μs 和3.093μs。可得到該運(yùn)放的轉(zhuǎn)換速率：SR=滿足設(shè)計(jì)要求。

2.6 幅頻與相頻特性仿真

圖8 曲線反映了該運(yùn)放的開環(huán)小信號放大倍數(shù)及其相位隨頻率的變化情況，運(yùn)用RC 補(bǔ)償網(wǎng)絡(luò)，對單位增益帶寬及相位裕度進(jìn)行改善。仿真得到運(yùn)放的相位裕度約為60°，其單位增益帶寬約6.8MHz，此兩級運(yùn)放的低頻開環(huán)增益為77dB，符合設(shè)計(jì)的指標(biāo)要求。

3 結(jié)論

本文設(shè)計(jì)了一款應(yīng)用于開關(guān)電源的諧振谷底檢測電路中的兩級運(yùn)放電路，根據(jù)設(shè)計(jì)的性能要求，選擇合適的電路結(jié)構(gòu)，利用公式計(jì)算出運(yùn)放電路的各個(gè)參數(shù)，因希望運(yùn)放的輸出擺幅大，設(shè)計(jì)了相應(yīng)的偏置電路，采用CSMC 0.5μm 工藝，基于Cadence 平臺來進(jìn)行的電路設(shè)計(jì)與仿真，最后對該電路進(jìn)行了仿真驗(yàn)證，結(jié)果符合設(shè)計(jì)指標(biāo)要求。

圖8 幅頻與相頻特性曲線圖