適用于非理想條件下的自適應自抗擾鎖相環技術

張 威，李永麗，李 濤，趙自剛，耿少博

（1.天津大學電氣自動化與信息工程學院，天津 300072；2.國網河北省電力有限公司，石家莊 050011）

隨著分布式發電DG（distributed generation）技術的發展，可再生能源在電力系統中所占的比例越來越大[1-2]。但是，基于電力電子設備的DG對電網電壓的波動較為敏感，其使用壽命和運行狀態都受到電網電壓的影響，這對新能源的進一步發展構成了阻礙。為了抑制因非線性負載接入、負荷切除及非對稱故障引發的電網電壓波動對脆弱的逆變器系統產生惡劣影響[3]，逆變器系統需要具有一定低電壓穿越能力。而鎖相環PLL（phase locked loop）作為逆變器跟蹤電網電壓的重要環節，其在電網電壓波動時所能表現出的穩定性，對整個逆變器系統的正常運行具有至關重要的作用[4]。因此，研究PLL在電網故障條件下抗干擾性能，對于提高逆變器的穩定運行能力具有重要意義。

基于同步旋轉坐標系的鎖相環SRF-PLL（syn?chronous reference frame-phase locked loop）應用最為廣泛，其可以在穩態情況下快速鎖相，但當網側電壓出現不平衡波動時，其輸出會出現較大的波動[5]。鑒于此，眾多學者在此基礎上對PLL的結構進行了改進。文獻[6]提出了二階廣義積分器鎖相環 DSOGI-PLL（second-order generalized integratorphase locked loop），實現對不平衡電壓的正負序分離，從而抑制了PLL輸出的波動。文獻[7]采用解耦雙同步坐標系鎖相環DDSRF-PLL（decoupling dual?synchronous reference frame-phase locked loop）及相應的改進結構，實現了電網電壓不平衡和含高次諧波情況下的鎖相，但這種方法的結構復雜且計算量較大。為應對電網頻率波動，文獻[8]基于傳統二階廣義積分器 SOGI（second-order generalized integra?tor）結構本身提出3種改進型SOGI結構，并應用到PLL中以應對不同的工況。傳統PLL中PI控制在變量多、耦合強或者強非線性、劇烈未知擾動、系統參數存在跳變的場合，加之本身性能的限制，難以取得理想控制效果[9]。因此尋找一種新的更高性能的替代結構便顯得更為必要和迫切。

自抗擾控制ADRC（active disturbance rejection control）技術自提出后便受到了廣泛關注，擴張狀態觀測器ESO（extended state observer）是ADRC技術的核心，其通過對被控對象受到的擾動進行總體觀測，即將被控對象中耦合、不確定性及內外部干擾都統一視為“未知擾動”進行估計補償，以達到提高控制系統動穩態及抗干擾能力的目的。相較于傳統PID控制，非線性ADRC響應速度快、抗干擾能力強，更易于滿足系統的高性能要求，但其參數眾多，計算也更為復雜。對此，文獻[10]提出了一種線性自抗擾控制LADRC（linear active disturbance rejec?tion control），該方法將各參數整定簡化為對控制器和觀測器帶寬的計算，使ADRC技術在工程上應用前景更為廣闊。得益于上述優點，目前LADRC技術已經成功應用到了精密機械、加工機床、武器系統等領域中。為了兼顧工程實際和控制性能，文獻[11]提出一種線性/非線性ADRC切換控制技術，這種結構綜合了兩者對擾動幅值變化具有較強的魯棒性和動態性能較好的優點，但依然無法避免非線性ADRC環節參數整定困難的問題，同時，切換過程亦使得整個控制結構復雜化。文獻[12]改進了LADRC結構中ESO部分，通過在ESO中引入總擾動的微分信號以達到對擾動進行早期修正的目的，但所得系統的階數較高，計算較復雜。文獻[13]主要針對微源的并網/離網切換過程，用LADRC環節代替原來電壓外環中PI環節作為dq軸的電壓調節器，以消除外環dq軸電流跳變及耦合作用的影響，從而實現兩種模式間平滑切換。文獻[14]則將LADRC技術引入到下垂控制方法的電壓外環之中，進而快速消納擾動，使得微網系統在并網和孤島模式下運行更為穩定。但文獻[13-14]都沒有分析電流內環中擾動對LADRC的影響。

綜上，目前LADRC在DG領域應用大多是針對逆變器系統雙環控制，很少有學者將其應用于提高PLL抗擾能力方面。考慮到二階LADRC在抗擾動性能上相較于一階LADRC更為優越，更容易滿足高性能的要求，因此本文提出一種基于二階LADRC的PLL結構，主要包括：①用二階LADRC模塊取代原PI環節以改善PLL的動態性能；②針對因電網電壓波動而造成的PLL輸出不穩定情況，本文通過提出一種快速計算電壓正序幅值的方法，并以此為基礎設計一種參數自適應結構的LADRC-PLL；③通過仿真和實驗驗證所提方法和結構的可行性。

1 二階LADRC-PLL結構設計

1.1 DG單元控制結構

DG單元結構如圖1所示。其中，逆變器的輸出端同LCL濾波器相連；Udc為直流電壓；iLa、iLb、iLc和iCa、iCb、iCc分別為逆變器的輸出電流和濾波電容電壓；uabc和iabc分別為公共連接點PCC（point of com?mon coupling）處采樣得到的三相電壓和電流；udq和idq分別為經dq變換后得到的dq軸分量；θ為uabc經過PLL獲得的坐標變換角度；PCC處的變壓器變比為110 V/380 V。本文中逆變器采用PQ控制，計算得到有功功率P和無功功率Q后，再經過電流內環控制得到脈沖寬度調制PWM（pulse width modula?tion）的電壓控制信號，PLL一般為傳統的SRF-PLL。

圖1 DG單元結構Fig.1 Structure of DG unit

1.2 二階LADRC-PLL結構設計

相較于傳統PI控制，二階LADRC技術在動態性能和抗擾動能力上都更為優越，因此本文提出一種基于二階自抗擾技術的LADRC-PLL結構，用LADRC模塊代替傳統PLL中的PI環節，并在此基礎上進行改進，以提高其在電網電壓跌落時的輸出穩定性。

LADRC結構包括狀態觀測器、擾動補償和線性狀態誤差反饋律LSEF（linear state error feed?back），其基本結構如圖2所示。其中，v為PLL的參考輸入；y為系統輸出，即θ；u為系統控制量；z1、z2、z3分別為系統輸出x1、系統輸出的微分項x2和總擾動x3的估計值；b0為系統增益。

將上述結構表示為狀態空間形式，即

式中：x1、x2、x3為狀態變量，其中 x3=F(y,?,v,w)；h為F的微分。

構建LSEF，將其設計為

式中：u0為中間變量；ug,q為q軸分量參考值；kp和kd為控制器增益。根據文獻[14]可對上述各參數做如下變換：

式中：ω0、ωc分別為狀態觀測器和控制器的帶寬；ζ為系統的阻尼比。圖3為用LADRC代替PI環節后的PLL結構，其中，u*q為PLL的q軸分量參考值；θ*為輸出角度的參考值；y′為q軸分量的實際值；Um為網側電壓最大值。

圖4為兩種PLL動態性能比較，當t=0.2 s時在輸入中加入了1個單位階躍擾動。表1為兩種PLL的性能參數比較，可以看到LADRC-PLL在動態性能上更優。

圖3 LADRC-PLL結構Fig.3 Structure of LADRC-PLL

圖4 在uq中加入單位階躍擾動后的頻率變化情況Fig.4 Changes in frequency after unit step disturbance is added touq

表1 LADRC-PLL和SRF-PLL響應參數比較Tab.1 Comparation ofresponse parameters between LADRC-PLL and SRF-PLL

2 LADRC-PLL的性能分析及改進

2.1 電網頻率突變時的擾動分析

假設在發生頻率突變前電網電壓幅值為U，則電網穩定時電壓表達式為

經過abc/dq變換后可得

式中：θ為PLL輸出角度；ωt為實際的電網相位。當電網頻率發生突變時，設角度的突變量t=2πΔft=X，則可以得到uq表達式為|uq|= | 1.5sinX|表示，即對于LADRC而言，頻率突變

當系統穩定時，PLL輸出相角θ=ωt，所以電網頻率突變時電壓q軸分量不為0，其大小可用常數給PLL帶入了1個階躍擾動。因此，本文所提PLL結構對頻率波動也具有一定的抗干擾能力。

2.2 電網電壓跌落變時的擾動分析

根據第1節分析可知，LADRC-PLL對輸入類似于頻率突變的階躍擾動具有一定的抗干擾能力。但是當電網電壓跌落時，會在PLL輸入中引入1個較大幅值的二倍頻擾動分量，此時單靠LADRCPLL原本的結構無法穩定輸出。針對這個問題，本節將在分析擾動分量的基礎上提出相應的改進，以抑制輸出中的波動。

2.2.1 輸出量中的擾動項分析

根據式（1）可以將系統輸出表示為

將式（4）和式（5）代入式（3）可得到LADRC的輸出傳遞函數為

由式（9）可知，LADRC系統輸出由輸入項和擾動項組成。取負序擾動項F為幅值為K的二倍頻正弦函數，即F=Ksin ωt，其中 ω=2ωn，ωn為工頻。根據式（9）可得其輸出響應為

其中

式中，a1、a2、a3、b1、b2為系統穩態輸出響應系數。

對式（10）中與三角函數相關的后兩項進行拉氏反變換可得

為計算方便，根據經驗取

結合式（11）和式（13）有

綜上，電網不平衡故障會在LADRC-PLL輸出中引起1個幅值大小與ω0、負序分量幅值K有關的波動。為解決這一問題，本文提出一種快速計算電網電壓正序分量ud的方法和以此為基礎的變參數LADRC-PLL結構。

2.2.2 正序電壓幅值計算方法

當A相發生電壓跌落故障，例如A相跌落50%時，將A相電壓 0.5Ucosωt代入式（5），當θ和ωt兩者間的差值很小時，可認為近似相等，此時可以計算得到發生單相故障時電網三相電壓在dq坐標系中的表達式，即

式中，u′d、u′q分別為故障后PLL計算的d、q軸分量。

由式（15）可知，從旋轉坐標系看，單相故障會在原有ud、uq上分別添加1個幅值為0.25U的余弦和正弦的二倍頻分量。因為兩者幅值相等，可以對q軸分量通過SOGI進行移項后再同d軸分量相加來消除d軸電壓的二倍頻擾動，進而得到正序電壓幅值。圖5為SOGI基本結構。

圖5 SOGI基本結構Fig.5 Basic structure of SOGI

圖5中，k為增益系數，ω為諧振頻率，q為相移因子，u0和qu0的傳遞函數分別為

圖6 在不同ω下SOGI的波特圖Fig.6 Bode diagram of SOGI under different values of ω

當發生電壓幅值波動時，需要對產生的二倍頻擾動進行移相得到電壓d軸擾動的補償分量，同時為了盡量使SOGI增益接近1，且避免其他更高頻率的干擾，取ω=200π以完成對二倍頻分量的移相。相較于ω=100π的傳統基波正負序分離結構，本文所提PLL的積分系數擴大了一倍，響應速度也相應增加。

2.2.3 變參數LADRC-PLL結構設計

系統增益b0取值對PLL幅值增益具有直接影響，可以在發生故障時增大b0以減小擾動量的幅值而不影響基頻分量輸出的幅值。

基于ud分量計算方法，同時參考電壓跌落深度定義，可計算得到負序分量所占比重大小d，然后乘以給定值m（m為跌落深度最大時的取值），這樣能在參數平滑變化的前提下根據不同深度實時改變增益，實現電網電壓不平衡故障時的穩定輸出。d可表示為

式中，un為電網電壓有效值。

將圖3中固定的增益b0用b′0代替，完成對變參數LADRC-PLL結構設計，b′0可表示為

式中，b′0為新的考慮電壓波動幅度后的自抗擾系統增益。

3 仿真與實驗

3.1 本文仿真

為驗證所提出PLL結構，本文基于MATLAB/Simulink仿真軟件，按照圖1搭建了三相LC型并網逆變系統的仿真模型。其中直流電壓Udc為400 V，電網電壓為380 V，變壓器變比為110 V/380 V，逆變側濾波電感L1=0.6 mH，L2=0.3 mH，濾波電容C=100 μF，采樣頻率 fn=10 kHz。SRF-PLL和LADRCPLL的參數取值如表2所示。

表2 LADRC-PLL和SRF-PLL的參數Tab.2 Parameters of LADRC-PLL and SRF-PLL

首先對第2.2節提出的快速正序分量算法和傳統的基于SOGI的正負序分離算法進行比較，結果如圖7所示，可以看出，本文提出的計算方法兼顧了精度和計算速度，同理論分析一致。

圖7 電壓正序分量算法的速度比較Fig.7 Comparation of speed betweentwo types of positive-sequence voltage component algorithm

3.2 案例分析

對比傳統SRF-PLL和本文提出的二階LADRCPLL在電網頻率發生小范圍突變時的輸出情況，以及對提出的電壓正序分量算法的變參數二階LADRC-PLL在電網電壓發生跌落時的性能仿真驗證。為了更好突出不同結構PLL輸出的頻率相位對系統輸出電流的影響，3種工況下的仿真都不加入低電壓穿越控制策略。

3.2.1 頻率突變情況

圖8為電網在t=0.25 s時頻率增加0.3 Hz的情況，可以看出LADRC-PLL對這類輸入波動具有一定的抗干擾能力且收斂較快。圖9為分別采用兩種PLL結構的微電網雙環控制模型的電流輸出情況，可見，在頻率和相位發生跳變時，采用LADRCPLL控制的逆變器輸出電流的波動程度更為平緩。

圖8 電網頻率突變時PLL頻率輸出情況Fig.8 Frequency output from PLL under step change of grid frequency

圖9 兩種逆變器輸出電流比較Fig.9 Comparison of current output between two inverter structures

3.2.2 電壓幅值突變情況

（1）工況Ⅰ：A相電網電壓在t=0.25 s時跌落50%。

圖10為在電壓波動時3種PLL輸出的頻率和相位對比。可見，變參數LADRC-PLL結構可以在不影響動態性能的前提下將頻率波動抑制在0.02 Hz之內，虛線框表明其輸出也更為平滑。圖11為分別使用3種PLL結構的逆變器輸出電流。在不加入低電壓穿越控制策略情況下，采用普通SRF-PLL的雙環控制逆變器輸出電流波形發生了明顯畸變，其畸變率可以達到14.93%，采用變參數LADRC-PLL結構在故障期間逆變器輸出電流的THD=3.58%。

圖10 工況Ⅰ下3種結構PLL輸出Fig.10 Output from three PLL structures under conditionⅠ

圖11 輸出電流的畸變率比較Fig.11 Comparison of THD of current output

（2）工況Ⅱ：A、B兩相電壓在t=0.25 s時跌落50%。

與單相電壓跌落50%相比，工況2的故障更為嚴峻，所以整體電流波形的畸變程度更大。從圖12和圖13可以看出，基于變參數PLL的逆變器輸出電流波形畸變程度，要明顯優于基于傳統SRF-PLL的逆變器輸出電流波形，前者的畸變率為5.45%，而后者的畸變率已經達到了21.14%

圖12 工況Ⅱ下3種結構PLL輸出對比Fig.12 Comparison of output among three PLL structures under conditionⅡ

圖13 PLL對逆變器輸出電流畸變率的影響Fig.13 Effectsof PLL on the THD of current output from inverters

從兩種工況下仿真波形可以看出，本文提出的改進型PLL在電壓大幅跌落過程中能夠很好抑制波動，同時對輸出電流的畸變問題具有較好的改善作用。

3種PLL在不同工況下的性能對比如表3所示。

表3 3種PLL在不同工況下的性能對比Tab.3 Comparison of performance among three PLLs under different conditions

3.3 實驗結果

為了驗證本文所提LADRC-PLL和以此為基礎的變參數PLL結構的可行性，采用以DSP（TMS320F28335）為核心的微網逆變器系統進行實驗，通過變比為110 V/380 V的隔離變壓器進行輸出，實驗設備如圖14所示。由于實驗條件限制，實驗在A相電壓跌落10%且其他兩相電壓保持不變的條件下進行。圖15為基于SRF-PLL、LADRCPLL、變參數結構的LADRC-PLL的雙環A相輸出電流比較。可見，基于變參數結構的LADRC-PLL電流畸變率最小，基于LADRC-PLL的畸變率次之，但都優于傳統的基于SRF-PLL的雙環輸出電流畸變率，驗證了本文所提結構的可行性。

圖14 實驗平臺Fig.14 Experimental platform

圖15 3種逆變器電流輸出比較Fig.15 Comparison of current output among three inverter structures

4 結論

為了提高傳統PLL的動態性能，同時兼顧其在電網電壓發生跌落時輸出的穩定性，本文提出了適用于非理想條件下的自適應自抗擾PLL技術。主要結論如下。

（1）設計了基于二階LADRC技術的PLL。用二階LADRC模塊代替傳統PLL中的PI環節，在提高PLL動態性能的同時加強了對電網頻率波動的抗擾能力。

（2）通過分析電壓跌落時的擾動項，發現在電壓發生較大波動時，單靠LADRC技術無法穩定PLL的輸出。為此提出一種基于SOGI的快速正序幅值計算方法，并在此基礎上設計了一種變參數LADRCPLL結構，以抑制電壓跌落時PLL輸出的波動。

（3）在Matlab/Simulink平臺上將傳統PI控制的SRF-PLL、所提的LADRC-PLL及改進結構的變參數LADRC-PLL進行了不同工況下輸出情況對比，本文方法在電網頻率發生突變及電壓大幅跌落的情況下具有更穩定的輸出，最后通過實驗驗證了所提PLL結構在實際逆變器中的應用效果。