基于FPGA的數據采集系統中跨時鐘域設計的研究

劉勇 重慶電子工程職業學院

基于FPGA的數據采集系統中跨時鐘域設計的研究

劉勇 重慶電子工程職業學院

隨著數字電路系統設計復雜性的增加，一個系統中存在多個時鐘域，而信號在不同的時鐘域之間進行傳遞時會帶來由跨時鐘域引起的亞穩態，從而導致對下一級邏輯電路的影響。本文論述了在基于FPGA的數據采集系統設計中對跨時鐘域信號處理的幾種方式，從而盡可能的保證了信號在跨時鐘域設計中的穩定性。

數字電路 跨時鐘域 FPGA 亞穩態

1 引言

隨著數字電路設計復雜度的提高，設計中存在多個時鐘域變得越來越普遍。由于多時鐘的異步系統內含有多個時鐘源的頻率和相位存在差異，當信號跨時鐘域時就可能違背建立時間和保持時間的要求，出現亞穩態的現象。數字設計中沒有EDA工具能夠智能的去考慮和解決電路中的跨時鐘域引起的亞穩態問題，而需要工程師了解可靠性設計從而減小電路中跨時鐘域同步失敗的危險。跨時鐘域同步問題可以分為兩類：一是信號的跨時鐘域同步；二是數據的跨時鐘域同步。在該數據采集系統中存在大量的跨時鐘域設計，本文重點討論信號的跨時鐘域同步問題。

2 亞穩態的產生

在數字電路中，觸發器正常工作必須滿足保持時間(Hold time）和建立時間（Setup time）。保持時間指在時鐘沿之后，信號必須保持穩定的時間。建立時間指在時鐘沿到來之前，觸發器輸入信號必須保持穩定的時間。因此，要使一個信號正確進入觸發器，信號就必須滿足建立時間與保持時間的規則，如果輸入信號不滿足，觸發器的輸出信號則會進入亞穩態。

3 信號跨時鐘域同步

信號同步的目的是防止新時鐘域中第一級觸發器的亞穩態信號對下一級邏輯造成影響。簡單的同步由兩個觸發器串聯而成，中間沒有其他組合電路。這種設計可以保證后面的觸發器獲得前一個觸發器輸出時，前一個觸發器已退出了亞穩態，并且輸出已穩定。設計中要注意將兩個觸發器放得盡可能近，以確保兩者間有最小的時滯(clock skew)。在信號的跨時鐘域設計中主要有三種類型：

①電平同步。電平同步適合用于信號從低時鐘域到高時鐘域的同步，跨時鐘域的信號在新時鐘域中要保持高電平或低電平兩個時鐘周期以上。這種電路的要求是，在再次成為有效信號前，信號需要先變成無效狀態。每一次信號有效時，接收邏輯都會把它看作一個單個事件，而不管信號的有效狀態保持了多久。

②邊沿檢測同步。邊沿檢測同步器在電平同步器的輸出端增加了一個觸發器，新增觸發器的輸出經反相后和電平同步器的輸出進行與操作。這一電路會檢測同步器輸入的上升沿，產生一個與時鐘周期等寬、高電平有效的脈沖。如果將與門的兩個輸入端交換使用，就可以構成一個檢測輸入信號下降沿的同步器。

③脈沖同步。脈沖同步器的輸入信號是一個單時鐘寬度脈沖，它觸發原時鐘域中的一個翻轉電路。每當翻轉電路接收到一個脈沖時，它就會在高、低電平間進行轉換，然后通過電平同步器到達異或門的一個輸入端，而另一個信號經一個時鐘周期的延遲進入異或門的另一端。

在FPGA的數據采集系統中，由于MCU工作的時鐘頻率是USB提供的30MHz，而IF模塊邏輯工作在DDR2控制器提供的125MHz頻率下，同時數據采集輸入輸出接口時鐘為62.5MHz和50MHz。因此MCU與IF模塊之間的控制信號存在跨時鐘域的問題，即xx_begin信號是從MCU的時鐘域到DDR2的時鐘域，而xx_ done信號恰好相反。在本系統設計的過程中xx_begin信號電平同步設計，而xx_done信號脈沖同步設計。

4 結論

在多時鐘域系統設計中，跨時鐘域信號的處理關系到系統設計的穩定性，如何有效的避免信號在跨時鐘域時引起的亞穩態是現代大規模復雜數字電路和FPGA系統設計的難點和重點。

本文通過在基于FPGA數據采集系統中的實踐表明，文中所述的三種時鐘域電路能夠有效處理信號跨時鐘域傳遞的問題。但是在實際使用的過程中要結合三種電路的應用范圍和限制，以及結合實際設計與實際需求來選擇。

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劉勇（1983-），男，漢族，重慶沙坪壩人，重慶電子工程職業學院應用電子學院，講師。