PSK正交解調(diào)頻偏糾正算法的FPGA實(shí)現(xiàn)

王力

【摘要】? ? 針對通信系統(tǒng)中，通信雙方相對運(yùn)動而產(chǎn)生的載波頻偏對接收端解調(diào)的影響，本文尋找了一種PSK正交解調(diào)頻偏糾正算法來進(jìn)行彌補(bǔ)，通過該算法的理論概述和FPGA中的實(shí)現(xiàn)總結(jié)，并通過某數(shù)據(jù)鏈傳輸系統(tǒng)的工程實(shí)踐進(jìn)了驗(yàn)證。該糾正算法在大大降低載波頻率偏差對數(shù)據(jù)傳輸系統(tǒng)中誤碼率影響的同時，還因?yàn)槠溥m合進(jìn)行FPGA硬件實(shí)現(xiàn)，在相關(guān)通信系統(tǒng)工程實(shí)踐中可進(jìn)行推廣。

【關(guān)鍵詞】? ? PSK解調(diào)? ? 頻偏糾正

引言：

PSK調(diào)制是一種廣泛應(yīng)用的相位調(diào)制方式。在硬件實(shí)現(xiàn)中，因?yàn)榉窍喔山庹{(diào)不需要載波同步，其運(yùn)算量較小，在硬件系統(tǒng)或是FPGA中易于實(shí)現(xiàn)，但其抗頻偏的性能相對較弱。另外，多數(shù)通信系統(tǒng)中的通信雙方會進(jìn)行相對運(yùn)動，導(dǎo)致接收信號存在一定的頻率偏差，只有估計并糾正該頻率偏差，才能進(jìn)行正常的解調(diào)[1]。本文在上述背景下，討論了一種基于正交解調(diào)的PSK頻偏糾正算法，并在Xilinx FPGA芯片xc7z045ffg900-2中進(jìn)行了算法的硬件實(shí)現(xiàn)，在某數(shù)據(jù)鏈傳輸系統(tǒng)中驗(yàn)證了該算法的抗頻偏能力。

一、頻偏糾正算法

系統(tǒng)中接收信號經(jīng)AD采樣數(shù)字化后的PSK信號如式（1）所示[2]：

其中，fc為發(fā)射端載波頻率;g（t-kTs）表示信道傳輸以及接收通道濾波后的脈沖函數(shù);Ts為基帶數(shù)據(jù)編碼周期;為初始相位;為第k個數(shù)據(jù)的調(diào)制相位，其與PSK調(diào)制進(jìn)制相關(guān)。

現(xiàn)假設(shè)接收端本地載波與fc的頻率偏差為，在接收端進(jìn)行數(shù)字下變頻和基帶濾波后的IQ信號如式（2）（3）所示：

通過構(gòu)造兩個正交表達(dá)式，命名為點(diǎn)積運(yùn)算dot（k）和叉積運(yùn)算cross（k），如式（4）（5）所示：

由式（6）（7）結(jié)合三角函數(shù)的正交特性可得，dot（k）和cross（k）相互正交成立，可映射到星座圖的同向分量和正交分量。

由于收發(fā)端載波頻率的偏差，其在星座圖中對應(yīng)一定角度的范圍，如式（8）所示：

其中，Rs表示基帶編碼碼速率。只要載波的頻率偏差角度保持在特定的范圍內(nèi)，我們就可以通過上述正交解調(diào)的算法將其基帶碼片數(shù)據(jù)判決出來。假設(shè)M個相位調(diào)制的PSK在星座圖上相位差為，則只需滿足式（8）便可對基帶碼進(jìn)行判斷[3]，于是有：

通過式（10）可看出，基帶碼速率Rs越大，PSK調(diào)制進(jìn)制M越小，其對應(yīng)的收發(fā)端載波頻率偏差糾正的能力就越強(qiáng)。

二、FPGA實(shí)現(xiàn)方法

通過上述PSK正交解調(diào)頻偏糾正算法，我們可以在FPGA內(nèi)部將其進(jìn)行各個功能模塊進(jìn)行劃分，現(xiàn)歸納如下：

1.ADC采樣數(shù)據(jù)同步模塊，負(fù)責(zé)將ADC傳輸給FPGA的數(shù)據(jù)按芯片要求的時序進(jìn)行bit位組合，并將數(shù)據(jù)從ADC的NCO時鐘域同步到FPGA內(nèi)部的系統(tǒng)處理時鐘域上。

2.數(shù)字下變頻、濾波模塊，負(fù)責(zé)將中頻數(shù)字信號通過DDS IP核產(chǎn)生的本地載波進(jìn)行混頻，通過FIR模塊進(jìn)行低通濾波，得到基帶IQ信號。

3.正交變換模塊，將基帶IQ信號按式（4）（5）進(jìn)行正交變換，輸出點(diǎn)積運(yùn)算結(jié)果dot和叉積運(yùn)算結(jié)果cross。其關(guān)鍵實(shí)現(xiàn)代碼如圖1所示。

4.解差分模塊，若發(fā)送端是PSK編碼，需要對dot或者cross進(jìn)行解差分操作。若發(fā)送端已是差分PSK編碼，則不需要進(jìn)行該步驟。

5.基帶解碼模塊，直接判斷上一模塊的數(shù)據(jù)流符號，便可得到數(shù)據(jù)基帶編碼符號數(shù)據(jù)流，從而實(shí)現(xiàn)信號的解調(diào)。

FPGA算法實(shí)現(xiàn)架構(gòu)框圖如圖2所示。

在作者參與的某數(shù)據(jù)鏈傳輸項(xiàng)目中，使用Xilinx Zynq 7000的xc7z045ffg900-2芯片，通過Vivado EDA軟件搭建的頻偏糾正算法設(shè)計Block如圖3所示。

該項(xiàng)目中，接收機(jī)輸出BPSK調(diào)制中頻信號頻率為512MHz，基帶編碼碼速率為1Mbps，ADC使用AD9625采樣率配置為2048MHz，通過JESD204B鏈路同時輸出16相的采樣數(shù)據(jù)給FPGA，其算法實(shí)現(xiàn)仿真如圖4所示。

經(jīng)過數(shù)據(jù)鏈傳輸項(xiàng)目的系統(tǒng)測試，在接收端在輸出中頻信號電平大于ADC采樣靈敏度10dB以上，傳輸數(shù)據(jù)誤碼率小于5%以下的條件內(nèi)，常規(guī)BPSK抗載波頻偏為50kHz左右，而采用正交解調(diào)頻偏糾正算法抗頻偏能力達(dá)到400kHz的水平，大大減少了頻率偏差對系統(tǒng)解調(diào)帶來的影響。

三、結(jié)束語

本文針對PSK正交解調(diào)頻偏糾正算法，概述了其理論原理，并在FPGA中進(jìn)行了算法實(shí)現(xiàn)。在某數(shù)據(jù)鏈傳輸項(xiàng)目中，采用BPSK調(diào)制，基帶碼速率為1Mbps的情況下，使用正交解調(diào)頻偏糾正算法能糾正的頻率偏差在400kHz的水平，與算法理論計算值較為接近。通過上述工作，驗(yàn)證了該頻偏糾正算法可大大降低載波頻率偏差對數(shù)據(jù)傳輸系統(tǒng)的誤碼率影響的同時，因?yàn)槠溥m合進(jìn)行硬件實(shí)現(xiàn)，在相關(guān)通信系統(tǒng)工程實(shí)踐中可進(jìn)行推廣。

參? 考? 文? 獻(xiàn)

[1]田甜，朱立東，黃長文等. 8PSK/16APSK 信號的頻偏估計及誤比特率分析[J]. 太赫茲科學(xué)與電子信息學(xué)報，2018，，16（5）：802-806.

[2]曹志剛，錢亞生. 現(xiàn)代通信原理[M]. 北京：清華大學(xué)出版社，1992：281-292.

[3]溫志津，王甲峰. PSK非相干差分解調(diào)[J]. 通信技術(shù)，2009，42（9）：12-15.