基于SoC 的導航接收機閉環(huán)跟蹤環(huán)路設計與實現

薛志芹，劉坤，李立廣

(1.航天恒星科技有限公司，北京 100086；2.空裝駐北京地區(qū)第七軍事代表室，北京 100086)

0 引 言

隨著北斗衛(wèi)星導航系統(tǒng)(BDS)全球組網的實現，全球衛(wèi)星導航系統(tǒng)(GNSS)目前已經發(fā)展為由GPS、BDS、GLONASS、Galileo 四大全球系統(tǒng)和各地區(qū)的區(qū)域系統(tǒng)以及相應的天基增強衛(wèi)星導航系統(tǒng)組成的龐大復雜的全球定位衛(wèi)星網絡[1].隨著GNSS 的不斷發(fā)展，衛(wèi)星導航在航空航天、軍事領域和日常生活中的應用越來越多.衛(wèi)星導航接收機作為衛(wèi)星導航系統(tǒng)的重要組成部分，對其體積、功耗、性能和集成度等指標的要求日益苛刻[2].

傳統(tǒng)的衛(wèi)星導航接收機采用FPGA+DSP 的設計方式，設計復雜，整機體積和功耗較大、成本高、生產周期長[3].在傳統(tǒng)基于FPGA+DSP 架構的衛(wèi)星導航接收機中，捕獲部分和跟蹤相關器部分在現場可編程邏輯門陣列(FPGA)中實現，利用FPGA 的高速并行運算能力實現多通道相關的并行處理.由于數字信號處理(DSP)非常適合做過程控制和復雜的浮點運算[4]，因此跟蹤部分的通道調度、環(huán)路鑒別器和環(huán)路濾波器等均在DSP 中實現.這種FPGA+DSP 的架構設計，雖然充分發(fā)揮了FPGA 和DSP 各自在數據處理方面的顯著優(yōu)勢，但在這種架構下，FPGA 負責完成多個通道的相關處理后，需要將各個通道的6 路累加量輸出給DSP，DSP 在接收到累加量后，根據當前累加量完成載波數字振蕩器(NCO)和碼NCO 控制字的更新，之后再通過總線將控制字寫回到FPGA，整個跟蹤模塊處于一個開環(huán)處理過程中，因此不可避免的會存在頻率控制字更新不及時、實時性差、可靠性差的問題.此外，這種架構下，FPGA 和DSP 之間存在大量的數據通信，增加了IO 資源及功耗.

近年來，隨著集成電路制造技術的蓬勃發(fā)展，具有速度快、集成度高、功耗低等眾多優(yōu)點的片上系統(tǒng)(SoC)被廣泛應用[5].SoC 將整個嵌入式系統(tǒng)集成在一塊芯片上，因此基于SoC 的衛(wèi)星導航接收機在低成本、低功耗和小型化方面具有其他系統(tǒng)無法比擬的優(yōu)勢[2,6-7].本文基于SoC 架構，提出了一種衛(wèi)星導航接收機的閉環(huán)跟蹤環(huán)路設計方案.整個跟蹤過程，包括相關器部分、通道選擇、鑒相器和環(huán)路濾波器，均在FPGA 中實現，實現了跟蹤模塊的閉環(huán)處理，確保了跟蹤的穩(wěn)定性與實時性.為有效節(jié)約硬件資源，降低成本，本文設計方案中所有跟蹤通道通過時分復用的方式共用一個跟蹤環(huán)路處理模塊，為小型化、低功耗衛(wèi)星導航芯片的設計與發(fā)展奠定了基礎，最后給出了基于modelsim 的仿真結果，證明了該閉環(huán)跟蹤環(huán)路的正確性和穩(wěn)定性.

1 基于SoC 的整體架構設計

本文系統(tǒng)中使用到的SoC 是基于ARM Cortex-A9和FPGA 相結合的架構，ARM 芯片具有成本低、功耗小、性能高、移植性好等優(yōu)勢，非常適合作為衛(wèi)星導航接收機的核心處理芯片.SoC 總體架構如圖1所示.

圖1 SoC 總體架構

整個SoC 主要包括ARM9 CPU 模塊、基帶Baseband 模塊、AMBA 總線系統(tǒng)及其他外設IP 模塊組成.CPU 模塊主要用于定位解算，以及完成系統(tǒng)的主控調度和對基帶模塊的控制.Baseband 模塊為導航基帶部分，實現對衛(wèi)星導航信號的捕獲、跟蹤(包括相關器和環(huán)路)等處理，獲取衛(wèi)星觀測量值，并輸出電文，供解算使用.本文采用的CPU 是ARM926EJS，工作頻率最大支持200 MHz，具有支持雙精度的浮點運算的協(xié)同處理器VFP.ARM9 具有良好的性能，同時也因為具有較好的價格優(yōu)勢，因此我們選擇了該CPU 進行了SoC 的設計.

2 閉環(huán)跟蹤環(huán)路設計方案

衛(wèi)星導航信號多通道跟蹤環(huán)路是載波跟蹤環(huán)和碼跟蹤環(huán)的有機組合，信號跟蹤的目的是從碼跟蹤環(huán)中得到偽距測量值，載波跟蹤環(huán)剝離接收信號中的載波，能夠得到較為準確的載波多普勒頻率測量值，及時反映接收機在其與衛(wèi)星連線方向上的相對運動速度，也能夠替碼跟蹤環(huán)消除用戶動態(tài)性和接收機基準頻率漂移等動態(tài)應力作用，起到輔助碼跟蹤環(huán)的作用.本文設計的衛(wèi)星導航接收機閉環(huán)跟蹤環(huán)路方案如圖2 所示.衛(wèi)星信號經過射頻前端處理后獲得中頻采樣數據，中頻采樣數據首先進入FPGA 中的捕獲模塊進行捕獲處理，捕獲模塊在捕獲到衛(wèi)星信號后，通過捕獲轉跟蹤，將捕獲的衛(wèi)星信息送入到FPGA 中的跟蹤模塊進行處理[8].捕獲模塊和跟蹤模塊同屬于基帶信號處理，之后通過總線與ARM 通信，由ARM 完成導航解算.

文章采用硬件環(huán)路的方式實現跟蹤，即環(huán)路計算不再在CPU 中運算，而是和相關器部分一樣在FPGA中實現，大大降低了對CPU 的要求，也能使CPU 工作在較低頻率下，對于解算率要求不高的產品，甚至可以工作在10 MHz 的頻率，有效地降低了芯片的功耗；另外，跟蹤環(huán)路在實現時，環(huán)路參數可通過CPU 進行配置、切換，依然保證了環(huán)路的靈活性.

由圖2 可知，整個跟蹤模塊采用并行通道相關器處理與串行通用環(huán)路處理相結合的方式，完成整個跟蹤過程的閉環(huán)處理.衛(wèi)星信息由捕獲轉入跟蹤，首先進入通道選擇模塊，由通道選擇模塊選取對應的空閑跟蹤通道對本次捕獲的衛(wèi)星進行跟蹤.跟蹤通道相關器部分采用并行處理方式，每個跟蹤通道相關器均有各自的碼發(fā)生器、載波NCO、碼NCO、相關器等部分.跟蹤通道完成相關運算后，會輸出各自的6 路累加量(超前支路累加量Ie、Qe，即時支路累加量Ip、Qp 和滯后支路累加量Il、Ql)進入到通道仲裁模塊.N個跟蹤通道分時復用進行跟蹤環(huán)路的處理，由通道仲裁模塊對N個跟蹤通道的信息進行仲裁，確定當前串行通用跟蹤環(huán)路處理的跟蹤通道號.通用環(huán)路處理包括跟蹤環(huán)路參數讀取、環(huán)路控制信號產生、相干累加、比特同步、載噪比(CNR)計算、鑒相、環(huán)路濾波等模塊，跟蹤環(huán)路處理完成后，獲得對應通道的碼環(huán)濾波結果和載波環(huán)濾波結果，反饋到跟蹤通道部分，形成完整的跟蹤閉環(huán)處理流程.

圖2 導航接收機閉環(huán)跟蹤環(huán)路方案

2.1 并行通道相關器處理

衛(wèi)星導航信號多通道跟蹤并行相關器部分結構圖如圖3 所示.每個跟蹤通道均具有相同的結構，且各自相互獨立.

圖3 導航接收機相關器模塊

輸入的數字中頻信號首先與載波環(huán)復制的正余弦載波混頻相乘，得到的IQ 支路的混頻信號又分別與碼跟蹤環(huán)復制的超前、即時、滯后三份偽碼做相關運算.相關結果經積分-清除器后分別輸出相干積分值.即時支路上的相干積分值輸入至載波跟蹤環(huán)鑒別器，其他兩條相關支路輸出的相干積分值則作為碼跟蹤環(huán)鑒別器的輸入.

2.2 跟蹤通道仲裁

N個跟蹤通道在相關累加得到1 ms 累加量后，發(fā)出通道請求信號，請求跟蹤環(huán)路處理.通道仲裁模塊通過輪詢的方式對各個通道進行環(huán)路處理，仲裁選定通道進行后續(xù)的鑒頻、鑒相、環(huán)路濾波、CNR 計算等操作.由于導航信號跟蹤過程中，相關累加時長為1 ms，因此從通道請求信號發(fā)出到通道處理完成必須控制在1 ms 內，在1 ms 時間內完成載波頻率控制字和碼頻率控制字的更新，從而保證跟蹤通道的穩(wěn)定運行.仲裁模塊需確保1 ms 內輪詢完所有的跟蹤通道，確保所有通道無遺漏.

通道仲裁模塊的時序圖如圖4 所示.這里假定并行跟蹤通道個數為64，即N=64.每個通道分配固定的環(huán)路處理時間，假定每個通道的處理時間為P=320個時鐘周期(后文會給出處理時間的確定方法).64 個跟蹤通道從0 通道開始，依次輪詢處理.

圖4 通道仲裁時序圖

某一時刻當通道0 完成1 ms 相關運算，發(fā)出跟蹤環(huán)路請求脈沖demo_start[0]，在該請求脈沖作用下，demo_req[0]信號拉高，等待通道0 的處理時隙.在通道0 處理時隙下，產生通道0 的環(huán)路啟動脈沖ch_arb_start[0].圖4 中同時給出了通道1 的環(huán)路請求處理時序，這里不再贅述.所有通道的環(huán)路啟動脈沖合并產生總的環(huán)路處理啟動脈沖arb_start.在環(huán)路處理啟動脈沖arb_start 作用下，比特同步、CNR 計算、鑒頻鑒相、濾波等一系列環(huán)路處理被觸發(fā)啟動.

接收機相關運算時間為1 ms，載波和碼頻率控制字更新時間也為1 ms，因此從通道發(fā)出環(huán)路處理請求，到跟蹤環(huán)路將載波跟蹤環(huán)和碼跟蹤環(huán)濾波結果反饋給跟蹤通道的最長時間也為1 ms，否則會導致載波和碼頻率控制字更新不及時，導致環(huán)路失鎖.而N個通道通過輪詢的方式依次分配環(huán)路處理時間，極限情況下是當輪詢到某一通道時該通道發(fā)出了環(huán)路處理請求，此時需要等到下一次輪詢到該通道時，才會對本次發(fā)出的環(huán)路處理請求進行響應，如圖5 所示.某個通道的處理時間固定為P個時鐘周期，因此極限情況下環(huán)路處理請求的響應時間最長為(N+1)·P個時鐘周期.為了保證跟蹤環(huán)路的穩(wěn)定性及頻率控制字更新的及時性，必須保證(N+1)·P<1 ms.以58 MHz 處理時鐘為例，需要保證(N+1)·P<58 000 ms，也就是說假設FPGA 實現時，每個通道的固定處理時間P=320 個時鐘周期，則該系統(tǒng)最多支持N=180 個并行跟蹤通道.

圖5 極限情況下環(huán)路處理請求響應示意圖

2.3 通用串行環(huán)路處理

為實現衛(wèi)星信號跟蹤的閉環(huán)處理，本文跟蹤環(huán)路處理部分在FPGA 中實現.跟蹤環(huán)路實現時，跟蹤環(huán)路采用二階FLL 輔助三階PLL 形式[9]，環(huán)路濾波所采用的環(huán)路參數由CPU 通過總線寫入到FPGA 內部的環(huán)路參數ARM 中，可通過CPU 進行配置、切換，從而保證跟蹤環(huán)路的靈活性.

整個串行環(huán)路處理包括跟蹤環(huán)路參數讀取、環(huán)路控制信號產生、相干累加、比特同步處理、CNR 估計、鑒頻鑒相、環(huán)路濾波等過程，如圖2 所示.圖6給出了通用串行環(huán)路處理狀態(tài)跳轉示意圖以及每個狀態(tài)處理所需要的時鐘周期.跟蹤環(huán)路未啟動時，處理處于“空閑”狀態(tài)，直到有通道發(fā)出環(huán)路處理請求，等待輪詢到該通道處理時隙時，跟蹤環(huán)路響應該通道的環(huán)路處理請求.在環(huán)路處理啟動脈沖作用下，環(huán)路首先耗用12 個時鐘周期從ARM 中讀取跟蹤環(huán)路參數,包括DLL、FLL(鎖頻環(huán))和PLL(鎖相環(huán))各自的相干積分時間和環(huán)路濾波帶寬，接著環(huán)路進入“控制信號產生”狀態(tài)，產生后續(xù)環(huán)路處理所需的控制信號，耗時9 個時鐘周期.之后，進行相干累加操作，耗時25 個時鐘周期.若此時配置比特同步使能，則進入比特同步狀態(tài)[10]，否則直接進入CNR 計算[11]，比特同步和CNR 計算分別耗時88 個和24 個時鐘周期，最后環(huán)路進入鑒頻鑒相和二階FLL 輔助三階PLL 濾波處理，分別耗時129 個和11 個時鐘周期，至此整個跟蹤環(huán)路處理流程結束，環(huán)路進入“空閑”狀態(tài)，等待下一次跟蹤環(huán)路啟動.

圖6 通用串行環(huán)路處理狀態(tài)跳轉示意圖

由上面的分析可以看到，整個跟蹤過程共耗時300 個時鐘周期，留有一定余量，因此將每個跟蹤通道的環(huán)路處理時長固定值取為P=320 個時鐘周期.

本文提出的衛(wèi)星導航接收機的閉環(huán)跟蹤環(huán)路方案，通過多個相關器通道分時復用跟蹤環(huán)路處理的方式，實現了跟蹤環(huán)路的閉環(huán)處理.在該方案下，每個跟蹤通道的環(huán)路處理時長固定為320 個時鐘周期，在58 MHz 采樣率下，可支持多達180 個并行跟蹤通道,有效節(jié)約了硬件資源，降低了成本.

3 FPGA 仿真結果

基于上述給出的衛(wèi)星導航接收機閉環(huán)跟蹤環(huán)路設計方案，通過FPGA 進行實現，并進行仿真驗證.modelsim 仿真下的仿真結果如圖7、圖8 所示.圖7為?132 dBm 信號功率下累加量的仿真結果，其中acc_1ms_ip 為Ip 支路的累加量結果，acc_1ms_qp 為Qp 支路的累加量結果.圖8 為環(huán)路收斂過程中載波環(huán)和碼環(huán)的濾波結果，其中l(wèi)oop_carr_lpf_data 為載波環(huán)濾波結果，loop_code_lpf_data 為碼環(huán)濾波結果.由圖7、圖8 可知，環(huán)路濾波結果逐漸趨于穩(wěn)定，環(huán)路收斂良好，環(huán)路控制字在每1 ms 都得到了正確的調整，環(huán)路更新及時、穩(wěn)定，滿足設計要求.圖9 給出了跟蹤過程中CNR 估計結果，其中黑色實線、藍色實線和紅色實線分別為100 ms、1 s 和4 s 的CNR 估計結果，其方差分別為0.233 6 dB、0.033 7 dB 和0.011 2 dB.可以看出，100 ms CNR 估計由于平滑時間較短，CNR估計結果波動較大，而4 s 的CNR 估計結果由于進行了足夠長時間的平滑，CNR 估計結果穩(wěn)定在40 dB左右.穩(wěn)定的CNR 估計結果，同樣證明了跟蹤環(huán)路設計的穩(wěn)定性和有效性.

圖7 累加量仿真結果

圖8 環(huán)路濾波仿真結果

圖9 CNR 估計結果

為了驗證閉環(huán)跟蹤環(huán)路設計方案在動態(tài)環(huán)境下的穩(wěn)定性與適應性，圖10 和圖11 給出了動態(tài)環(huán)境下的仿真結果.仿真過程中，設定最大加加速度為10 g、最大加速度為20 g、最大速度為70 g，信號功率為?132 dBm，仿真時長為12.6 s.圖10 為動態(tài)仿真環(huán)境下的累加量結果，紅色實線和藍色實線分別為累加量Ip 和累加量Qp.圖11(a)為碼環(huán)濾波結果，圖11(b)為載波環(huán)濾波結果，其中圖11(b)中的紅色實線為載波環(huán)濾波結果的理論值，藍色虛線載波環(huán)濾波的仿真值，可以看出在動態(tài)環(huán)境下，環(huán)路跟蹤穩(wěn)定，濾波結果正確，環(huán)路收斂迅速、穩(wěn)定，從而證明了本文提出的環(huán)跟蹤環(huán)路設計方案的有效性和實用性.

圖10 動態(tài)仿真環(huán)境下的累加量結果

圖11 動態(tài)仿真環(huán)境下的環(huán)路濾波器結果

4 結 論

隨著GNSS 的不斷發(fā)展，導航定位在日常生活、航空航天、科研等各個方面的應用需求不斷提升，小型化、低功耗、高集成的衛(wèi)星導航接收機成為目前重要的導航技術發(fā)展方向.本文給出了一種基于SoC 的衛(wèi)星導航接收機閉環(huán)跟蹤環(huán)路設計方案，通過高度集成的SoC 架構代替了傳統(tǒng)的FPGA+DSP 的架構，在FPGA 中實現了導航信號跟蹤的閉環(huán)處理，確保了跟蹤的實時性和穩(wěn)定性.在本文的SoC 架構中，具有快速運算能力的ARM9 處理器與具有強大DSP 能力的FPGA 相結合的同時，所有跟蹤通道時分復用共享一個跟蹤環(huán)路處理模塊，有效地節(jié)約了硬件資源，降低了成本，具有功耗低、體積小的特點，同時具有較大的靈活性和可移植性，為衛(wèi)星導航接收機在各個領域的廣泛應用提供了便捷.