10 kV SiC LBD-MOSFET結構設計與特性研究

文 譯，陳致宇，鄧小川,2，柏 松，李 軒,2，張 波

(1. 電子科技大學電子科學與工程學院 成都 610054；2. 電子科技大學廣東電子工程信息研究院 廣東 東莞 523808；3. 南京電子器件研究所寬禁帶半導體電力電子器件國家重點實驗室 南京 210016)

2020年3月4日，我國政府提出加快5G網絡、特高壓、大數據中心、城際高速鐵路和城市軌道交通、新能源汽車充電樁、人工智能、工業互聯網等新型基礎設施建設進度[1]，簡稱“新基建”。新基建本質上是信息數字化的基礎設施建設，這些設施都需要應用大量功率半導體器件和設備，尤其是在智能電網、高速動車牽引、工業級電源、艦載武器等領域，需要功率更大、速度更快、功能更豐富、效率更高的功率半導體器件。盡管體硅基或者基于絕緣襯底上的硅功率器件目前仍然是功率器件市場的主力軍[2]，但由于材料特性的限制，硅功率器件在耐壓、工作頻率以及轉換效率等方面已經逼近器件性能極限，往大功率、高頻化發展的局限性越來越顯現。碳化硅(SiC)半導體材料以其高臨界擊穿電場、高熱導率以及高飽和電子漂移率等優勢，在超高壓大功率電力電子應用領域表現出很大潛力。縱觀國內外整個產業，商業化的SiC功率器件額定電壓等級目前仍集中在650～3 300 V中高壓領域，類型包括二極管和MOSFET等。盡管Si器件通過串聯形式可以將模塊電壓做到10 kV以上，但是元器件數量眾多，系統結構繁雜，寄生效應多。10 kV碳化硅器件無需復雜的串并聯結構，減少了系統元器件數目，簡化了電路拓撲結構，提高了電能轉換效率。目前10 kV以上的超高壓功率器件，仍處于研發試制階段。2004年，文獻[3]在110 μm/6×1014cm-3的4H-SiC外延襯底上設計并制備出世界第一個超高壓10 kV SiC MOSFET，常溫下器件的比導通電阻為236 mΩ·cm2@VGS=25 V，閾值電壓為10 V，泄漏電流為70 μA@VDS=10 kV。2011年，美國Cree公司、Powerex公司、GE公司和美國NIST聯合基于4英寸的120 μm/6×1014cm-3的4H-SiC外延襯底上研制出10 kV SiC MOSFET用于功率為1 MW的固態變電站[4]，該芯片面積為8.1 mm×8.1 mm，比導通電阻為123 mΩ·cm2，閾值電壓為3 V。當漏源電壓為4 V，該MOSFET獲得導通電流為10A@VGS=20 V。2017年，日本先進功率電子研究中心在150 μm/6.7×1014cm-3的4HSiC外延襯底上研制出一種在JFET區具有逆向摻雜分布的13.1 kV的超高壓SiC MOSFET[5]，其漏電流為10 μA/cm2，芯片面積為5 mm×5 mm。室溫下，該器件比導通電阻為169 mΩ·cm2@VGS=20 V，VDS=1 V。對于10 kV量級的功率MOSFET，當器件處于第三象限工作時，由于MOSFET的體二極管存在，第三象限的開啟電壓一般會高于2.5 V，導致器件第三象限導通時的損耗加大。為了解決這個問題，行業內開始研究集成二極管的MOSFET，目前多數采用的是單片集成MOSFET和結勢壘肖特基二極管(JBS)或肖特基勢壘二極管(SBD)[6-7]。然而，肖特基接觸會導致反向泄漏電流的增加和高溫性能的下降[8]。

本文提出了一種集成低勢壘二極管的10 kV SiC MOSFET器件新結構(low barrier diode-MOSFET,LBD-MOSFET)。通過二維TCAD仿真工具Silvaco進行設計和研究，器件擊穿電壓為13.5 kV。在第三象限工作時，低的電子勢壘使LBD以更低的源漏電壓開啟，避免了體二極管開啟導致的雙極退化效應。傳統平面型10 kV SiC MOSFET第三象限的開啟電壓為2.5 V，而LBD-MOSFET的開啟電壓僅1.3 V，相比降低了48%，可有效降低器件第三象限導通損耗。LBD-MOSFET的柵漏交疊面積相比傳統平面型結構有所減小，可有效降低器件的柵漏電容，從而降低器件開關損耗。

1 LBD-MOSFET機理研究

1.1 第三象限靜態特性

圖1為常規平面型SiC MOSFET結構示意圖，由P+區、P_base區和N-漂移區形成寄生體PiN二極管。當SiC MOSFET在第三象限工作時，電流從MOSFET的源端經過體二極管P+PN-流向漏端。由于SiC寬禁帶、低本征載流子的特性，其體二極管開啟電壓遠大于Si MOSFET，導致SiC MOSFET在第三象限的導通損耗比Si MOSFET更高。基平面位錯(BPD)是SiC晶圓普遍存在的缺陷，當傳統SiC MOSFET在第三象限工作，作為雙極型器件的體二極管P+PN-導通，電子和空穴的復合釋放的能量導致堆垛層錯在BPD處蔓延[9-11]，這種現象就是雙極退化效應。雙極退化效應導致SiC MOSFET的導通電阻增大，體二極管P+PN-的開啟電壓增大，SiC MOSFET第三象限的導通損耗增加，器件反向漏電流也會增加。

圖1 SiC MOSFET的體二極管示意圖

1.2 工作機理

為了解決傳統SiC MOSFET第三象限開啟電壓高，避免雙極退化效應，本文提出10 kV SiC LBD-MOSFET，其截面結構如圖2所示。N_well上方的多晶硅與源極短接，簡稱為S-Gate。引入N_well可以降低第三象限開啟電壓。N_well在N_well/P_base結的內建電勢作用下完全耗盡，表現為常關型特性。導通狀態，LBD-MOSFET由左側P_base反型單溝道導通，雖然犧牲了一側導電溝道，但仍有效利用了JFET區和漂移區的導電通路。反向阻斷狀態，器件仍主要由N-drift區承擔阻斷電壓VDS。當器件工作在第三象限，隨著VSD增大，電子在N_well表面積累，形成溝道，電流ISD的路徑是從N+經過N_well、JFET區流向漏極。因此集成的LBD可以降低第三象限開啟電壓，消除雙極退化效應。

圖2 10 kV SiC LBD-MOSFET截面示意圖

圖3標出了SiC LBD-MOSFET在不同源漏電壓下，導帶能級(EC)沿SiO2/SiC表面的分布。縱坐標“0”是費米能級的位置，當源漏電壓為0時，N+區作為重摻雜區域，其導帶位置低，趨近于零，而JFET區摻雜輕，其導帶位置相比N+區更高。LBD的勢壘高度隨著VSD增加而降低，而低的電子勢壘會使LBD以更低的源漏電壓開啟，當第三象限VDS達到-1.3 V時，LBD的勢壘消失，單極型傳導開始。

圖3 導帶能級EC沿SiO2/SiC表面的分布

基于泊松方程，LBD勢壘高度的一維表達式為：

式中，VLBD是勢壘高度； φSi|SiC和χSi|SiC分別是Si和SiC的功函數之差和電子親和能之差；NNwell和tN分別是N_well區的濃度和厚度；q是單位電子電荷；εox和εSiC分別是SiO2和SiC的介電常數。SiC LBD-MOSFET相比平面型SiC MOSFET，具有不同的第三象限開啟機制。新結構利用集成的低勢壘二極管抑制了體二極管的開啟，進而避免了體二極管開啟導致的雙極退化效應。因此，SiC LBDMOSFET的第三象限特性可獲得較大提升。

2 結果與分析

2.1 LBD-MOSFET特性

本文設計的10 kV LBD-MOSFET結構參數如下：N_well濃度為5×1016cm-3；N_well厚度tN=0.2 μm；N_well長度LN=0.5 μm；柵氧化層厚度tox=60 nm；JFET寬度WJFET=2.2 μm。作為比較的傳統MOSFET，其結構參數與LBD-MOSFET一致。兩種結構的第三象限特性對比如圖4所示。LBDMOSFET由于低的電子勢壘而提前導通，從而抑制體二極管開啟，擁有更優的第三象限特性。LBD-MOSFET的第三象限開啟電壓Von為1.3 V，相比傳統平面型MOSFET的開啟電壓Von為2.5 V，下降了48%，可以有效降低器件在第三象限的導通損耗。

圖4 第三象限特性對比

LBD-MOSFET與傳統MOSFET的電容特性對比如圖5所示。由于LBD-MOSFET的柵漏兩極交疊面積更小，對應柵漏電容Cgd明顯小于平面型MOSFET。當VDS=5 kV時，傳統平面型MOSFET的柵漏電容Cgd為5.2 pF/cm2，LBD-MOSFET的Cgd為1.0 pF/cm2，降低了81%。傳統平面型的高頻優值(Ron×Cgd)為806 mΩ·pF，LBD-MOSFET的高頻優值為194 mΩ·pF，降低了76%，因此LBDMOSFET更適用于高頻應用。

圖5 柵漏電容對比

LBD-MOSFET和傳統平面型MOSFET的開關波形如圖6所示。傳統平面型MOSFET的開啟損耗為0.81 mJ，LBD-MOSFET的開啟損耗為0.27 mJ，相比降低了66.7%。傳統平面型MOSFET的關斷損耗為1.09 mJ，LBD-MOSFET的關斷損耗為0.90 mJ，相比降低了17.4%。

圖6 開關特性對比

LBD-MOSFET與傳統MOSFET的擊穿電壓和正向導通特性對比如圖7所示。LBD-MOSFET擊穿電壓為13.5 kV，達到傳統平面型SiC MOSFET擊穿電壓的96%，達到理論平行平面結構的95.7%。由于缺少一個正向導通溝道，因此LBD-MOSFET的正向特性略差于平面型MOSFET。器件雖然犧牲了一側導電溝道，但仍有效利用了JFET區和漂移區的導電通路，因此在線性區，VGS=20 V，VDS=3 V，LBD-MOSFET比導通電阻Ron,sp=194 mΩ·cm2，是傳統MOSFET比導通電阻155 mΩ·cm2的1.25倍。

圖7 正向導通特性對比

2.2 N_well的設計研究

N_well濃度越低，器件阻斷時，N_well區越容易在N_well/P_base內建電勢作用下發生耗盡，N_well區沒有電子溝道形成，有助于提升器件第一象限的阻斷能力。但是N_well濃度降低，會造成LBD的勢壘升高，導致N_well表面形成積累電子層所需的源漏電壓增大，造成第三象限導通損耗增加。因此，N_well濃度需要進行折中優化。不同N_well濃度下器件的擊穿特性和第三象限特性分別如圖8a和圖8b所示。隨著N_well濃度的增加，器件的阻斷特性迅速退化，當濃度高于7×1016cm-3后，N_well在PN結內建電勢作用下無法全耗盡，存在電子溝道，器件無法阻斷。設定ISD=0.1 A/cm2對應第三象限開啟，當N_well濃度從1×1016cm-3增加到9×1016cm-3，與之對應的第三象限開啟電壓分別為1.95、1.60、1.30、1.14、0.86 V。N_well濃度越大，器件第三象限開啟電壓降低，終其原因是N_well勢壘降低。器件結構基本參數如下：漂移區厚度為100 μm，漂移區摻雜濃度為5×1014cm-3，JFET區寬度為2.2 μm，JFET濃度為2×1016cm-3，溝道長度為0.5 μm，P_base濃度為2.1×1018cm-3，P_base深度為1.5 μm。

圖8 N_well濃度對器件影響

N_well厚度tN如果太大，N_well在PN結內建電勢作用下可能發生不完全耗盡。器件處于阻斷狀態時，在靠近SiC/SiO2表面仍有可動電子，造成器件阻斷時N_well發生漏電流，器件提前擊穿。當器件工作在第三象限，根據式(1)的分析，tN越大，LBD的勢壘降低，導致第三象限開啟電壓降低，進而減小器件在第三象限的導通損耗。因此N_well厚度需要折中考慮。不同N_well厚度tN對器件阻斷特性和第三象限特性分別如圖9a和圖9b，其中N_well濃度為5×1016cm-3。當tN=0.1 μm或0.2 μm，擊穿電壓達到13.5 kV，當tN=0.3 μm，擊穿電壓退化為9.6 kV，當tN高于0.4 μm，N_well在器件阻斷態時無法完全耗盡，在N_well表面存在電子溝道，器件阻斷能力失效。考慮有效擊穿電壓，當tN從0.1 μm增加到0.3 μm，與之對應的第三象限開啟電壓分別為1.72、1.30、0.98 V。

圖9 tN對器件影響

式(1)從一維上對LBD勢壘進行了描述，實際上，N_well長度也會對集成二極管的勢壘高度有影響。N_well長度LN對LBD-MOSFET的擊穿特性和第三象限特性影響如圖10a和圖10b所示，其中N_well濃度為5×1016cm-3。N_well基于橫向尺寸LN對器件的性能影響相對縱向尺寸較小。擊穿特性方面，當LN=0.1 μm，擊穿電壓低于9.2 kV，LN=0.3 μm，擊穿電壓增加到13.3 kV，當LN≥0.4 μm，擊穿電壓維持在13.5 kV。考慮到有效擊穿電壓，當LN從0.3 μm增加到0.6 μm，與之對應的第三象限開啟電壓分別為0.91、0.92、1.30、1.73 V。

圖10 LN對器件影響

2.3 tox的設計研究

不同柵氧厚度tox對應LBD-MOSFET的閾值電壓如圖11所示。LBD-MOSFET的N_well在正向導通時N_well全耗盡，正向電流通過P_base溝道流經JFET區，閾值電壓與傳統MOSFET幾乎一致，當tox低于60 nm，閾值電壓Vth均低于5 V，考慮到器件容易受環境干擾導致誤開啟，tox=60 μm對應閾值電壓Vth=5.5 V較合適。

圖11 tox對器件閾值電壓影響

tox降低將伴隨柵氧化層電場的增加，當tox低于60 nm時，阻斷狀態下S-Gate下氧化層電場已經超過3 MV/cm，長期工作可能帶來柵氧可靠性問題。不同tox對應器件柵氧化層中的電場分布如圖12所示。

圖12 tox對器件柵氧電場影響

若tox過大，器件在第三象限時LBD的導通電壓大，造成第三象限通損耗增大；若tox過小，除了引起柵氧電場過大導致可靠性問題外，根據LBD勢壘高度式(1)可知，LBD勢壘將減小，在器件導通時，N_well可能耗盡不充分，在N_well處發生漏電。tox對于器件第三象限特性影響如圖13所示。設定ISD=0.1 A/cm2對應第三象限開啟，當tox從20 nm增加到100 nm，與之對應的第三象限開啟電壓分別為0.63、1.06、1.30、1.46、1.52 V。

圖13 tox對器件第三象限特性

3 結 束 語

本文提出一種集成低勢壘二極管的10 kV LBD-MOSFET新結構，通過形成一個低勢壘二極管(LBD)，降低器件第三象限的開啟電壓，從而有效避免體二極管開啟所導致的雙極退化效應。LBD-MOSFET擊穿電壓為13.5 kV，在第三象限工作時，開啟電壓為1.3 V，相比傳統平面型SiC MOSFET 2.5 V的開啟電壓，降低了48%，可有效降低器件第三象限導通損耗。同時，LBD-MOSFET的柵漏電容Cgd僅為1.0 pF/cm2，相比傳統平面型SiC MOSFET的Cgd為5.2 pF/cm2，降低了81%。LBD-MOSFET的開啟損耗為0.27 mJ，關斷損耗為0.90 mJ，相比傳統結構分別降低了66.7%和17.4%，因此更適用于高頻應用。