一種短波天線信號合成電路的設計與實現

鞠康 王昶

摘要：為了提高短波通信電臺信噪比，設計了一種天線信號合成電路，采用DSP+FPGA為核心的體系架構，8路天線射頻信號進入板卡后經過模數轉換、數字下變頻、信號處理、形成1路合成基帶信號，最后合成后的基帶信號經過上變頻和DA變換后形成最終的射頻輸出。此外，數字基帶信號還可以通過光纖或者SATA的形式輸出到數據存儲機中。

關鍵詞：高速采集;數字下變頻;信號處理;信號合成;FPGA;DSP

中圖分類號：TN919? ? ? ? ? 文獻標識碼：A

文章編號：1009-3044（2021）13-0220-04

1 引言

長期以來，無線通信的主要目標就是擴大用戶容量，提高數據速率和增強信道的可靠性，而信道可靠性是其中的重中之重。增強信道可靠性能夠降低誤比特率或者減少數據丟失的概率，直接關系到系統的實用性和用戶的體驗程度。多天線信號合成技術即是一種重要的改善信道可靠性的方法，其核心思想在于利用多幅天線收集信號能量，配合合適的信號合成加權算法，最終達到提高信號接收質量，降低天線建設成本的目的[1]。理想情況下，輸出的合成信號信噪比為所有組陣天線信噪比之和。天線信號合成技術具有許多優勢：性能更好、工作更穩健、建造費用較低、靈活性更強[2]。

2 概述

本電路主要為滿足短波通信天線合成器的需求而設計，主要完成8通道射頻信號的數字接收和合成處理，并輸出1路合成后的射頻信號。板卡采用8片ADC對射頻信號進行數字化，然后通過DDC下變頻成數字基帶信號;數字基帶信號的處理由DSP完成，形成1路合成基帶信號，最后合成的基帶信號經過上變頻和DA變換后成為最終的射頻輸出。另外，電路還具有對外的控制接口和數據傳輸接口。數字基帶信號可通過光纖或者SATA的形式輸出到數據存儲機中。

3 電路設計

3.1 總體設計

電路組成框圖如圖1所示，主要包括5個部分：模數轉換（AD）、數字下變頻（DDC）、FPGA+DSP、數字上變頻+數模轉換（DUC+DA）以及數字信號輸出部分。

在系統中，本電路前端需要加上模擬接收模塊，用來直接接收天線信號。模擬接收模塊對接收到的源信號進行高壓防護、濾波、放大、衰減等處理，將信號調理到適合本電路處理的范圍內，并起到保護系統的作用。

輸入電路的射頻信號首先經過單轉差電路變為差分信號，ADC采樣成數字信號后，通過兩片4通道DDC下變頻成數字基帶信號，之后進入FPGA+DSP模塊進行處理與合成。數字基帶信號的高速緩存由FPGA內部配置的FIFO完成，同時FPGA還負責各部分電路的時序控制和通信接口控制，信號處理與合成由DSP完成，最后合成的基帶信號經過上變頻（DUC）和DA變換后成為最終的射頻輸出。數字基帶信號也可以直接通過光纖輸出到上位機中。

3.2 采樣電路

采樣電路由三部分組成，分別是單轉差電路、模數轉換電路以及采樣時鐘電路。

單轉差電路是將輸入電路板的單端信號轉換為差分信號，以滿足ADC輸入形式的要求。而且差分信號相比單端信號具有更強的抗干擾能力，更適合板內信號的傳遞。

在系統中電路接收的是短波射頻信號，頻率上限為30MHz。盡管前端模擬接收模塊會對30MHz以上的信號進行濾波，但考慮到濾波器在帶外近端的衰減值通常不是很理想，為防止30MHz以上強干擾信號混疊進入工作頻率，設計中將ADC采樣頻率定為100MHz，這樣可以有效利用數字濾波器濾除帶外的強干擾信號。另外，更高的采樣頻率在下變頻處理中也能獲得更高的信噪比改善因子。綜合以上考慮，AD芯片采用LINEAR公司生產的16位高性能模數轉換芯片LTC2209。LTC2209最高采樣頻率可達160MHZ，SNR高達77dBFS，具有100dB的SFDR，時鐘和信號輸入均為差分輸入形式。

采樣時鐘是保障ADC性能的關鍵電路，必須低抖動。因此時鐘源、時鐘分配電路應選型合適、布線良好。本電路選用AD9523加板內晶振的方式來實現低抖動時鐘的產生和分配。AD9523具有14路輸出時鐘，抖動小于150fs，輸出路數及輸出差分信號均滿足設計要求。當系統需要與外參考源相關時，可輸入外標頻。AD9523能濾除外部參考源的相位噪聲，使輸出時鐘抖動受參考源的影響很小。電路中外時鐘與板內時鐘按需求切換，在系統應用中更加靈活多變。圖2為AD9523在本電路中實現的功能框圖。

3.3 下變頻電路

數字下變頻是降低數據率的一種方法，通過對信號下變頻，經低通濾波后進行抽取得到后端DSP便于處理的低速基帶信號[3]。目前有兩種比較主流的實現DDC的方式：專用DDC芯片實現和FPGA實現。FPGA內部實現的方式靈活可控，不像專用芯片功能固定，配置單一。但FPGA實現需要更長的開發周期和成本，特別是對于多通道系統來說，需要選擇資源更豐富的FPGA、進行更復雜的設計。而使用專用DDC芯片開發周期較短，且更加成熟可靠。

在所需功能固定的情況下，綜合考慮時間成本和性能穩定性，數字下變頻功能采用專用DDC芯片AD6636實現，其主要性能指標如下[4]：

a） 4路獨立的處理通道;

b） 最高輸入數據頻率150MHz;

c） 噪聲電平小于101dBc，寄生頻率分量小于110dB;

d） 每個通道具有2個固定系數和3個可編程濾波器;

e） 具有數字AGC功能，提供96dB的調整范圍。

單片AD6636集成了4個獨立的處理通道，有利于減少電路板面積。電路中使用2片AD6636完成8路信號的數字下變頻功能。

前級ADC輸出的CMOS電平采樣數據，可與AD6636的輸入端直接相接。它們之間的數據格式為16位定點數、二進制補碼，所以LTC2209的MODE引腳上拉為2/3VDD，AD6636的輸入端EXP[2：0]要接地。4片LTC2209輸出端口分別對應AD6636的INA、INB、INC、IND 4個輸入通道，連接關系如下圖所示。

下變頻后的基帶數據從AD6636的數據輸出接口輸出，每片AD6636有3個數據輸出接口，其中2個作為基帶數據的輸出接口，每個輸出接口對應2個接收通道。輸出接口接入FPGA，通過接口邏輯轉換后與DSP的Link口對接。DSP通過Link口完成基帶數據的接收。三者的連接關系如圖4所示。

3.4 FPGA+DSP

FPGA實現電路各器件接口之間的“粘合”功能，是高速數據的中轉、轉發核心，同時負責對各芯片的配置控制和時序控制。對外的控制接口和數據輸出也通過FPGA邏輯實現。FPGA采用XILINX公司的Virtex5系列XC5VLX110T，用戶IO數量640，滿足外圍器件較多、IO接口需求大的要求。另外，該FPGA還具有RocketIO功能，16對通用高速串行收發器（GTP）搭配不同的輸出模塊可用來實現板卡之間的高速互連和遠距離高速數據傳輸。

DSP需要完成8路基帶數據的信號處理，形成1路合成的基帶信號，同時要實現與FPGA之間的高速數據互傳。本電路采用ADI公司生產的一款高性能數字信號處理器TS201，主頻達到600MHz，24MB內存，集成雙運算單元、4條獨立的128bit寬內部總線、14個DMA通道控制器和一個SDRAM控制器。其具有的64bit 外部總線接口和4個Link接口可用于FPGA高速數據傳輸。設計中單個采樣通道的基帶數據量低于4MB/s，8個通道的總速率不超過32MB/s，而TS201的Link口速率最高可達600MB/s，遠高于基帶數據傳輸速率的要求。

合成后的數字基帶信號需要經過數字上變頻和數模轉換成射頻信號輸出，電路中采用DUC、DAC二合一的器件AD9957完成。AD9957有串行和并行兩種數據接口，其中串行接口用于片內寄存器的訪問和配置，并行接口用于基帶數據的輸入。串行接口接入FPGA，經過邏輯轉換后與TS201外部總線對接，TS201可通過外部總線接口直接訪問AD9957的片內寄存器。并行接口接入FPGA后與FPGA內部的雙口RAM連接，在發射信號時，并口的數據會根據RAM中數據的內容更新。TS201可通過外部總線接口將要發射的數據寫入FPGA雙口RAM中。另外，AD9957的一些控制信號也接入FPGA中，由程序控制。

3.5 外部接口

上位機指令的下達由串口實現，通過插線帽設置DB9接口上的RS232和RS422兩種串口模式切換，滿足不同主機的接口要求。電平轉換芯片采用通用芯片MAX3232和MAX3488，接口邏輯由FPGA實現，并最終由TS201的外部總線接口實現串口的讀寫。

光電轉換器采用Avago公司生產的模塊AFCT-5944ALZ，由FPGA實現并串轉換和ROCKETIO協議。光纖接口的速率可達2.5Gbit/s，用于數字信號遠距離高速率傳輸。

此外板卡上還預留了一對ROCKETIO收發接口，采用SATA接口的物理形式，電信號直接收發，用于近距離的板間互聯。

3.6 印制板設計

因為FPGA IO利用率很高，所以使用的布線層較多，在印制板設計中采用了12層結構。其中8層為信號層，4層為覆銅層，層壓結構依次為頂層、地層1、信號層1、信號層3、電源層1、信號層2、信號層5、地層2、信號層4、信號層6、電源層2、底層。

印制板在整體結構上保持對稱，增強了機械強度和可靠性。同時保證每個信號層緊鄰至少一個覆銅層，提供了電壓參考和合理的電磁屏蔽。并且由于地層的屏蔽作用優于電源層，因此敏感信號（易產生干擾或者易被干擾）的信號層最好靠近接地層，而不是電源層[5]。

4 軟硬件配置與實現

LTC2209工作模式的配置通過引腳的上下拉電阻實現，設計中利用冗余的上下拉電阻保持對芯片配置的可調性。各配置管腳和默認值如表1所示。

FPGA實現對電路中各芯片的控制、配置，以及與TS201外部總線、LINK口的數據傳輸。主要實現的邏輯功能有：

1）TS201外部總線接口，對TS201地址總線進行譯碼，使其可以訪問FPGA內部寄存器組。寄存器組中不同寄存器對應不同芯片的接口邏輯，通過寄存器的操作實現對外圍芯片的配置。可實現配置的芯片有AD6636（BPI×2），AD9957（SPI×2）、AD9523（SPI）;

2）TS201的4組LINK口，需要實現雙時鐘沿的LINK數據的串并轉換以及與其他數據接口的對接，主要有以下2種：1）8路基帶數據接口，AD6636輸出到FPGA內部FIFO，TS201通過LINK口讀取FIFO內的數據;2）LINK口協議到RocketIO協議的轉換，實現2組高速串行RocketIO輸出數字基帶數據，1組物理接口為光纖模塊，用于遠距離傳輸，1組物理接口為SATA，用于近距離板間互聯;

3）TS201總線接口與AD9957并行數據輸入的對接，用于AD9957基帶數據的輸入，數據緩沖使用FPGA內部的雙口RAM，TS201通過外部總線接口（流水線協議）將基帶數據寫入雙口RAM，AD9957在發送射頻信號時讀取雙口RAM中的數據;

4）中斷功能，FPGA產生TS201的中斷信號及中斷復用邏輯，需要產生的中斷有基帶數據讀取中斷和RocketIO發送完成、接收數據中斷。

5 仿真與調試

在調試中發現8通道采樣電路相互間有明顯的串擾現象，幅值在-60dBM以上，使電路整體的信噪比指標得不到滿足。結合各種因素判斷是因為各AD通道共用了模擬地以及3V3電壓，串擾信號主要通過共地互相傳導。在第二版的改動中將8個采樣通道的模擬地都進行了分割，之間用磁珠隔離，供電以4個通道為一組，用兩個電源模塊分別供電，解決了串擾問題。

FPGA內部功能模塊的仿真通過ISE集成的仿真工具ISIM和Chipscope進行。仿真需要建立工程，編輯完整的測試激勵文件，設置約束參數等。調試時，使用JTAG下載線加載bit文件，同時可通過JTAG口使用chipscope進行在線仿真。JTAG鏈路還應包括存儲FPGA程序的Flash，通過JTAG將鏡像文件（mcs）燒寫進Flash。電路板上電后，Flash通過并行加載接口（BPI）將鏡像文件加載到FPGA中，完成對FPGA的配置。注意，此時FPGA的模式選擇引腳M[2：0]應配置為‘100，即8位并行、輸出cclk的模式。

DSP芯片TS201的JTAG接口采樣雙排14插針的形式，通過一些上下拉電阻和緩沖后與TS201連接。調試時，TS201的程序用VisualDSP軟件通過仿真器的JTAG口連接DSP進行程序下載和動態調試。工作時，TS201的程序存儲在Flash芯片中，上電后Flash通過并口自動加載TS201程序。燒寫Flash時，用JTAG口下載運行TS201的燒寫程序，燒寫程序會將要燒寫的固化文件（事先用VisualDSP軟件生成）通過并口寫入到Flash中。

6 結束語

本文給出了一種短波天線信號合成電路的設計方法，天線信號經過信號處理和合成后可通過FPGA的RocketIO模塊發送數字基帶信號，或者通過DUC+DAC輸出合成后的射頻信號。各章介紹了電路的組成、重要電路的設計以及軟硬件的配置與實現。所設計的板卡經過調試與驗證，滿足功能要求，具有良好的性能。在實際應用中不對現有短波通信設備做較大改動，即可使接收的信噪比獲得天線陣列信號合成后的改善，具有較強的通用性，適合模塊化設計。

參考文獻：

[1] 萬明康，羅柏文，于宏毅，等.相關噪聲條件下的多天線信號合成性能分析[J].計算機工程與應用，2010，46（23）：12-14，30.

[2] 漆雪梅，張效義.基于EM的多天線信號合成權值估計算法[J].信息工程大學學報，2011，12（3）：302-306，317.

[3] 朱良，費元春.AD6636在寬帶數字中頻接收機中的應用[J].現代電子技術，2005，28（23）：39-41.

[4] Analog Device Datasheet： 150 MSPS， Wideband，Digital Downconverter （DDC） AD6636.

[5] 孫露.PCB抗干擾設計中的合理分層[J].寧波教育學院學報，2012，14（5）：93-94，109.

【通聯編輯：梁書】