多路數據采集傳輸系統的FPGA設計與實現

李茂林

摘? 要： 設計一種采用FPGA的數據采集傳輸系統。以FPGA為邏輯控制核心，通過RS485接口接收上位機指令，數據傳輸采用SDLC（同步數據鏈路控制）協議以提高可靠性。FPGA采集六路AD數據以及八路溫度數據，這些數據經由DSP處理之后存儲至FLASH中。FPGA根據上位機指令，讀取FLASH中相應的數據并通過RS485接口上傳至上位機。經系統測試驗證，該設計能夠滿足技術要求，數據的采集、存儲、傳輸均正確，為后續工作提供了保障。

關鍵詞： FPGA; 采集傳輸; 存儲; SDLC協議; FLASH

中圖分類號：TP31? ? ? ? ? 文獻標識碼：A? ? 文章編號：1006-8228（2021）04-49-05

Abstract： A data acquisition and transmission system based on FPGA is designed. FPGA is used as the logic control core， and RS485 interface is used to receive instructions from upper computer. SDLC （synchronous data link control） protocol is used for data transmission to improve reliability. FPGA collects six channels of AD data and eight channels of temperature data， which are processed by DSP and stored in FLASH. According to the instructions of the upper computer， FPGA reads the corresponding data in FLASH and uploads it to the upper computer through RS485 interface. It is verified by the system test that the design can meet the technical requirements， and the acquisition， storage and transmission of the data are correct， which provides a guarantee for the follow-up work.

Key words： FPGA; acquisition and transmission; storage; SDLC protocol; FLASH

0 引言

隨著國際形勢的不斷變化，國家安全越來越得到人們的重視。光電系統廣泛應用于探測系統、導彈防御、航空、紅外探測等領域。光電探測技術，不僅需要不斷地優化復雜的算法，還需要采集更加準確的前端數據[1]。系統選用FPGA作為主控芯片，利用其強大的并行處理能力，快速高效的完成數據的采集、存儲及傳輸任務。系統設計對于開展后續數據解算等工作具有重要的意義。

1 系統總體設計

系統采用Xilinx公司的Spartan6系列XC6SLX45芯片作為邏輯控制核心[2]，上電時啟動對六路AD數據以及八路溫度的采集，并將采集好的數據按照1KHz的頻率通過EMIF接口發送至DSP，DSP對收到的數據進行相應的處理。FPGA和DSP通過握手信號進行信息交互，FPGA解析相關指令并控制FLASH進行擦除、讀寫操作。同時，FPGA通過RS485接口接收上位機發送的指令信息，在技術要求規定的時間內，完成數據的接收及發送。系統總體設計框圖如圖1所示。

2 系統總體設計

2.1 溫度采集模塊

系統采用A/D轉換器LTC1863實現對外部8個通道的溫度采集。LTC1863芯片的分辨率為16bit，系統上電啟動后，通過對芯片寫入配置數據來完成不同通道數據的采集，數據傳輸波特率為1Mbps，采樣頻率為1KHz。溫度采集模塊的硬件原理圖如圖2所示。#CS為啟動數據轉換引腳，初始狀態時#CS為高電平，當它變為低電平時啟動一次A/D轉換。在數據轉換期間，LTC1863接收配置字節，并輸出轉換結果[3]。設計時，為了降低其他電路對LTC1863輸入端的噪聲及失真影響，在模擬輸入之前增加了濾波電路。

2.2 RS485收發模塊

系統采用MAX485芯片實現FPGA與上位機的同步半雙工通訊[4]。RS485收發模塊的硬件原理圖如圖3所示，其中RE與DE管腳分別表示接收使能和發送使能，且均為低電平有效。當系統處于初始化狀態時，設置R/DE=0，即接收使能。由FPGA根據系統時序來控制這兩個管腳的使能切換。為了提高RS485通訊的可靠性，設計上采用了上拉電阻、下拉電阻以及瞬態抑制二極管P6KE6.8CA來對該芯片進行保護[5]。

3 系統軟件設計

系統選用FPGA作為邏輯控制核心，通過RS485接口接收上位機指令。通過對接收到的指令信息進行解析，從而獲取有效數據發送至DSP進行后續的數據處理。DSP將數據處理完成后，將通過EMIF接口，采用握手信號作為與FPGA進行數據交互的標志來對數據進行傳輸。FPGA接收到處理好的數據后，將其存儲至FLASH中。當FPGA接收到指令時，讀取FLASH中的數據，同時通過RS485接口上傳至上位機進行顯示及處理。系統軟件設計框圖如圖4所示。

3.1 RS485接收模塊

為提高數據傳輸可靠性，FPGA與上位機的通信協議采用SDLC協議。它通常作為主從設備之間進行通訊的一種協議[6]。SDLC協議的數據傳輸格式如圖5所示，它主要由啟動標志0x7E、目的地址、控制信息、數據、校驗碼及結束標志0x7E組成[7]。其中控制信息用于區分該幀數據是主設備發送的命令，還是從設備反饋給主設備的響應。

數據在傳輸過程中，會對除啟動標志及結束標志以外的比特位進行“補0”操作[8]，即：若連續發送五個“1”，則會補發一個“0”，然后繼續按位發送數據。數據傳輸波特率為2Mbps。RS485接收模塊由兩部分內容組成，底層模塊實現對啟動標志及結束標志的識別，并對數據進行“去0”操作。頂層模塊實現一幀數據的長度計算并進行數據發送。

首先底層模塊為確保RS485模塊上電時收到的0x7E是啟動標志，采用一個16bit的移位寄存器對數據進行判斷。當MAX485芯片管腳RE=0，即接收使能時，采樣1bit并移至移位寄存器MSB，當采樣次數為16時，對該移位寄存器進行判斷。若高8bit字節為0x7E，而低8bit字節不為0x7E時，認為接收到的0x7E為啟動標志，并發送一個開始標志給頂層模塊;若為其他情況，則繼續進行移位，直至移位寄存器中的值為0x7EXX（XX不為7E）。判斷到啟動標志以后，開始對數據按位進行“去0”操作。設計上采用兩個4bit的寄存器count1、count2來對數據進行控制。count1用來計數收到連續數據位為“1”的個數，若計數不足5時，同時接收到的下一個數為0，則計數清零。若計數為5時，將繼續接收下一個數據并對其進行判斷。若為0，則在該周期內不做任何操作，等待接收下一位，且計數清零。若不為0，則發送一個異常標志給頂層模塊進行處理。count2用來計數一個完整的字節，當經過“去0”操作之后的數據位計數至8時，即count2=8時，發送一個標志給頂層模塊，表示一個字節接收完畢。同時，對16bit移位寄存器的低8bit進行判斷，若為0x7E，則認為接收到了結束標志，底層模塊將發送幀結束標志至頂層模塊。

當頂層模塊接收到開始標志時，將采樣數據至FIFO中，同時進行長度length的累加。當接收到結束標志后，將寫數據及數據長度寫至EMIF接口相應地址上，通過與DSP進行握手來完成數據的傳輸。圖6為RS485接收模塊流程圖。

3.2 FLASH存儲模塊

FPGA根據上位機指令對經DSP處理后的數據進行存儲。依據指令，外部設備將發送八個文件的內容至FLASH中進行存儲，因此需要對其文件位置進行扇區地址劃分。系統上電后，FPGA依據指令信息，來對指定文件進行扇區擦除。擦除完成后，將文件內容存儲至FLASH指定扇區相應的地址上。FLASH芯片與FPGA通過SPI接口進行信息交互，系統主頻為160MHz，SPI時鐘頻率為40MHz。當FPGA接收到讀文件指令時，FPGA將讀取相應地址的數據并通過SPI接口發送至RS485發送模塊進行后續數據處理。圖7為FLASH的寫時序圖。

FPGA進行FLASH寫操作時，首先需要發送寫使能命令0x06，然后對配置寄存器進行初始化配置[9]。配置完成后依次發送寫使能命令0x06、寫指令0x02、寫地址、寫數據。由于每個文件包含800幀數據，每一幀有256個數據字節，FPGA采用按字節寫的方式寫數據至FLASH中，所以每寫完一個字節，地址加1。當寫完800幀數據后，FPGA發送完成標志給DSP，以便下一個文件內容的寫入。

4 系統測試與驗證

為實現對系統的測試與驗證，分別對RS485收發模塊以及FLASH存儲模塊進行了仿真測試，并采用chipscope對系統進行在線調試，驗證了系統功能的正確性。

4.1 RS485接收模塊仿真

由于數據在接收時需進行“去0”操作，若在接收的數據中，出現連續‘1的個數大于5時，系統將會認為接收異常，因此需對接收正常與接收異常這兩種情況均進行驗證。編寫仿真文件，輸入數據為0x7E、0xd5、0x53、0x9f、0xfb、0xf8、0xf2、0x7d、0xf8、0x7c、0x7c、 0x7E，對RS485接收模塊進行仿真測試，測試結果如圖8所示。

在數據“去0”過程中，error保持0不變，表示接收的數據未出現異常。“去0”輸出的數據如圖8中dataout[7：0]所示，對其進行放大顯示，如圖9所示，輸出數據為0x7E、0xd5、0x53、0xdf、0x7d、0x7e、0xfe、0xc7、0xf7、0xf9、0x7E，測試結果與設計相符。

輸入數據為0x7E、0xd5、0x53、0x9f、0xfb、0xff、0xf2、0x7d、0xf8、0x7c、0x7c、 0x7E，對其進行仿真測試，測試結果如圖10所示，當檢測到數據0xFF時，即出現連續五個以上的‘1，認為接收異常，error在一個周期內置為1，且當前這一幀數據不再進行發送。該模塊將重新檢測下一幀數據幀頭0x7E，測試結果與設計相符。

4.2 FLASH存儲模塊仿真

為驗證FLASH存儲模塊的功能，對其各模塊進行仿真測試。圖11為對FLASH中寫操作模塊進行仿真得到的時序圖。為便于觀察，模擬寫入FLASH的文件1中的數據內容為0x00-0xFF。當該模塊接收到寫字節標志時，將要寫入FLASH的數據字節進行暫存，然后發送寫使能標志、寫指令、寫地址，最后寫入暫存的數據。等待寫操作完成后，開始接收下一個字節，并寫入FLASH。圖中寫入文件數據首地址為0x010000，隨著數據的寫入，地址也在遞增。

4.3 在線調試

系統采用ISE自帶在線調試工具Chipscope對系統的輸出進行在線調試。RS485模塊工作方式采用同步半雙工通訊，因此指令及數據的收發是不同步的。系統對數據進行存儲、發送等操作均需依據指令信息。為驗證FLASH存儲模塊及RS485數據發送模塊之間的通訊是否正常，首先提前將數據0x00-0xFF寫入FLASH中，然后對FLASH的讀取、數據的發送進行在線調試。由圖12可以看出，發送一幀的數據長度為262，包括幀頭0x7E、目標地址0xD5、回應幀53、校驗碼0x6980和幀尾0x7E。數據發送長度正確，且實現了RS485模塊的發送數據補零操作。

上位機通過RS485接口接收串行數據，對其進行“去0”操作后轉換成并行數據顯示，處理后的數據如圖13所示。與系統發送的數據相一致，驗證了該系統測試無異常，在滿足技術指標的前提下，正確實現了數據的采集存儲與傳輸。

5 結束語

本文提出的多路數據采集傳輸系統的設計采用FPGA作為系統控制核心，RS485作為數據傳輸接口，正確實現了多路數據的采集傳輸。經過一次通電24小時測試驗證，數據傳輸速率達到2Mbps，且未出現丟幀、亂幀的現象，系統工作穩定，實時性好，可靠性高。利用FPGA軟件搭建底層協議，可移植性好，進而降低了生產成本，為各個生產領域的數據采集系統提供了一種非常可靠且高效的方法，應用前景看好。

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