深亞微米SOI工藝ESD防護器件設計

米 丹，周昕杰，周曉彬，何正輝，盧嘉昊

（中國電子科技集團公司第58研究所，江蘇無錫 214072）

1 引言

當絕緣體上硅（Silicon on Insulator，SOI）工藝在業界進入主流領域，立刻以其較小的寄生效應、更快的速度等方面的獨特優勢，在集成電路設計領域得到廣泛應用。但SOI工藝采用全介質隔離，其靜電放電（Electro Static Discharge，ESD）防護器件設計成為一大技術難點。國外文獻表明，在深亞微米工藝條件下，SOI工藝器件的ESD防護能力大約為體硅的一半[1]，ESD器件防護能力弱成為限制SOI工藝在集成電路領域發揮優勢的一大技術瓶頸。

國內外文獻已有關于采用0.13μm SOI工藝集成電路通過2 kV[2-3]和采用0.18μm SOI工藝集成電路通過3 kV[4]人體模型（Human Body Model，HBM）ESD測試的報道。根據文獻[5]的研究結果，隨著工藝節點由亞微米到深亞微米，硅膜厚度由厚到薄，ESD防護器件穩健性逐漸減弱。本設計采用0.13μm SOI工藝，硅膜厚度只有100 nm，因此設計起來更具難度。

本文首先對深亞微米SOI工藝器件特性進行了分析，結合SOI工藝器件結構特點進行ESD防護器件選擇，之后進行了器件尺寸參數設計及版圖優化設計。所設計的ESD防護器件已成功應用在一款數字電路上，該款電路通過了4.5 kV HBMESD測試，取得了較好的效果。

2 SOI工藝器件特性分析

SOI工藝器件的物理特性與頂層硅膜厚度密切相關，根據頂層硅膜厚度和器件工作時耗盡層厚度的不同，SOI工藝可分為部分耗盡型SOI（Partially Depleted SOI，PD-SOI）工藝和全耗盡型SOI（Fully Depleted SOI，FD-SOI）工藝。PD-SOI器件頂層硅膜厚度一般大于等于100 nm，當器件工作在飽和區時，它的耗盡層小于頂層硅膜厚度，所以它的體阱區是部分耗盡的；FD-SOI器件頂層硅膜厚度一般小于等于50 nm，當器件工作在飽和區時，它的耗盡層大于頂層硅膜厚度，它的體阱區是全耗盡的[6]。從理論上來說，PD-SOI器件不如FD-SOI器件優勢明顯，但由于PD-SOI工藝與體硅工藝較好的兼容性，在深亞微米領域較常采用。本設計基于0.13μm PD-SOI工藝進行，硅膜厚度為100 nm。

PD-SOI工藝器件在結構上有別于體硅工藝，體硅工藝器件剖面圖如圖1所示，PD-SOI工藝器件剖面圖如圖2所示。

圖1 體硅工藝器件剖面圖

圖2 PD-SOI工藝器件剖面圖

體硅工藝器件之間依靠阱進行隔離，PD-SOI工藝器件之間依靠底部埋氧層（Buried Oxide，BOX）及側面淺槽隔離（Shallow Trench Isolation，STI）氧化層進行隔離。氧化物可以實現更好的隔離，所以PD-SOI工藝不存在閂鎖效應。

SOI工藝器件通過BOX層與襯底隔離，而氧化物是熱絕緣體，當器件工作時，有源區內產生的熱量很難散發出去，會造成頂層硅膜溫度升高，這就是SOI器件的自加熱效應[7]。該效應對ESD防護器件設計影響很大，因為ESD電流泄放時產生的熱量如果不能耗散出去，會導致熱擊穿現象，也會使金屬溫度升高，產生金屬熔融現象。對于PD-SOI工藝，自加熱效應尤為嚴重，對ESD防護器件穩健性影響很大。

3 ESD防護器件選擇

由于PD-SOI工藝器件的結構特點，不能直接沿用體硅工藝ESD防護器件進行設計，下面對各種ESD防護器件進行分析。

（1）可控硅（Silicon Controlled Rectifier，SCR）：在體硅工藝中，常采用SCR ESD防護器件，通過觸發閂鎖效應來實現ESD電流泄放[8]。而在PD-SOI工藝中，器件之間采用氧化物全介質隔離，氧化物隔離有效防止了閂鎖效應，SCR ESD防護器件不再有效，因此不能采用其進行ESD防護器件設計。

（2）二極管和雙極晶體管：在體硅工藝中，常采用二極管和雙極晶體管ESD防護器件，依靠縱向PN結來承受較大的ESD泄放電流。而在PD-SOI工藝中，由于硅膜較薄，P+注入區會緊貼底部BOX層，不能由P+注入區與N-阱構成縱向PN結，因此不能采用二極管或雙極晶體管進行ESD防護器件設計。

（3）柵極接地NMOS管（Grounded-Gate NMOS，GGNMOS）：在體硅工藝中，常采用GGNMOS ESD防護器件，主要依靠觸發寄生雙極晶體管實現大的ESD電流泄放[9]。為了ESD電流泄放的均勻性，通常在漏端引入較大的鎮流電阻，ESD電流泄放時會產生大量的熱。而在PD-SOI工藝中，采用氧化物全介質隔離，由于自加熱效應的影響，GGNMOS ESD防護器件工作時產生的熱量不容易耗散出去，器件穩健性較弱，因此也不宜采用GGNMOS進行ESD防護器件設計。

（4）橫向柵控二極管：經過資料查找和分析論證，一種體硅工藝的柵控二極管結構可以轉移到PD-SOI工藝中，利用其橫向PN結工作，在PD-SOI工藝中作為ESD防護器件使用[10]。體硅工藝柵控二極管剖面圖如圖3所示，PD-SOI工藝柵控二極管剖面圖如圖4所示。

圖3 體硅工藝柵控二極管剖面圖

圖4 PD-SOI工藝柵控二極管剖面圖

在體硅工藝中，柵控二極管由P+注入區與N-阱構成縱向二極管結構。而在PD-SOI工藝中，由P+注入區側面與N-體阱區構成橫向二極管結構。雖然橫向柵控二極管結構的橫向PN結面積較小，但可以通過設計成多柵指結構及分塊布局來獲得較大的結面積，可以滿足ESD電流泄放的要求。另外，可以利用柵控二極管的正向導通特性工作，避免反向擊穿。正向導通具有較小的導通電阻，ESD電流泄放時不會產生太多的熱量，可以緩解自加熱效應的影響，有效提高ESD防護器件的穩健性。

經過以上分析，在深亞微米PD-SOI工藝中，采用橫向柵控二極管結構進行ESD防護器件設計是比較理想的選擇。

4 ESD防護器件設計

橫向柵控二極管ESD防護器件的穩健性和防護能力與多晶硅柵周長和溝長有關[11]。另外，版圖設計對ESD防護器件的穩健性和防護能力也有一定影響。因此，需要合理設計橫向柵控二極管多晶硅柵周長和溝長，并對版圖進行優化設計。

4.1 柵控二極管周長設計

柵控二極管ESD防護器件的ESD電流泄放能力與二極管結面積有關。本設計所采用的0.13μm PD-SOI工藝，頂層硅膜厚度為100 nm，二極管結面積受到硅膜厚度的影響，PN結底部與BOX層相接對ESD電流泄放無貢獻，只能依靠側面結來進行ESD電流泄放。側面結面積等于結深與多晶硅柵周長的乘積，因此橫向柵控二極管的ESD電流泄放能力就與多晶硅柵周長相關。適當增加橫向柵控二極管多晶硅柵周長，可以改善ESD防護器件穩健性，提高防護能力。

有實驗數據表明，如圖5所示，在0.25μm PD-SOI工藝中，在多晶硅柵溝長為1.2μm時，隨著柵控二極管多晶硅柵周長的增加，ESD防護器件的防護能力得到線性改善，其穩健性約為5 V/μm（HBM）[11]。0.25μm PD-SOI工藝的實驗結果印證了關于增加橫向柵控二極管多晶硅柵周長可以改善ESD防護器件穩健性并提高防護能力的推斷。

圖5 以多晶硅柵周長為變量的橫向柵控二極管HBMESD測試結果

針對0.13μm PD-SOI工藝，分析器件特性對橫向柵控二極管多晶硅柵周長設計的影響。

（1）硅膜厚度：0.13μm PD-SOI工藝的硅膜厚度只有100 nm，而硅膜底部的BOX層是熱絕緣體，ESD防護器件工作時產生的熱量在較薄的硅膜里會更為集中，受自加熱效應影響也會更為嚴重。因此，在進行橫向柵控二極管ESD防護器件設計時，需要適當增加多晶硅柵周長，使ESD電流泄放時產生的熱量分散到更大面積的硅膜里，來減弱自加熱效應的影響。

（2）特征尺寸：0.13μm PD-SOI工藝器件的特征尺寸為0.13μm，較小的特征尺寸會使器件具有較小的版圖面積，ESD防護器件工作時產生的熱量在較小的版圖面積里也會更為集中，受自加熱效應影響也會更為嚴重。因此，在進行橫向柵控二極管ESD防護器件設計時，也需要適當增加多晶硅柵周長，來分散ESD電流泄放時產生的熱量，減小自加熱效應的影響。

（3）擊穿電壓：0.13μm PD-SOI工藝1.2 V MOS器件柵氧擊穿電壓只有2 V，因此需要ESD防護器件具有較小的導通電阻，把加在管腳上幾千伏的ESD電壓降到2 V以下。因此，在進行橫向柵控二極管ESD防護器件設計時，也需要適當增加多晶硅柵周長，來減小ESD防護器件的導通電阻，增強ESD電流泄放能力，使加在外圍管腳上的ESD電壓降到MOS器件柵氧擊穿電壓以下。

通過以上分析可知，如果要提高0.13μm PD-SOI工藝橫向柵控二極管ESD防護器件的穩健性和防護能力，就需要加大多晶硅柵周長。因此，在進行橫向柵控二極管尺寸參數設計時，考慮ESD防護能力與版圖面積的折中，適當加大了橫向柵控二極管ESD防護器件多晶硅柵的周長，設計為2720μm，并采用多柵指并聯結構，分塊布局。

4.2 柵控二極管溝長設計

柵控二極管ESD防護器件的穩健性和防護能力與多晶硅柵溝長也有關系。根據圖4所示的PD-SOI工藝柵控二極管剖面圖可知，在多晶硅柵氧下面，是N-體阱區，由P+注入區側面與N-體阱區構成橫向二極管結構。在該工藝方案中，P+/N-結是一個突變結，N-/N+的過渡也采用了一個突變結。在本設計中，為減小自加熱效應的影響，只利用橫向柵控二極管ESD防護器件正向導通特性工作，ESD電流通過P+注入區→P+/N-結→N-體阱區→N-/N+結→N+注入區流動。多晶硅柵溝長定義了N-體阱區的寬度，因此橫向柵控二極管多晶硅柵溝長對ESD防護器件穩健性和防護能力也有一定影響。

有實驗數據表明，在0.25μm PD-SOI工藝中，橫向柵控二極管的穩健性在很大范圍內不會隨著多晶硅柵溝長明顯變化[11]，如圖6所示。在溝長小于1μm時，隨著溝道長度的減小，ESD穩健性開始下降。溝道長度在1～3μm之間，是一個ESD穩健性的平坦區，它并不是一個與溝道長度強相關的函數。在溝長大于3μm之后，隨著溝道長度的增加，ESD穩健性開始下降。0.25μm PD-SOI工藝的實驗結果也證實了本文的分析與推斷：橫向柵控二極管多晶硅柵溝長對ESD器件穩健性和防護能力也有一定影響。

圖6 以多晶硅柵溝長為變量的橫向柵控二極管HBMESD測試結果

下面分析多晶硅柵溝長對橫向柵控二極管ESD防護器件穩健性和防護能力的影響。

（1）多晶硅柵溝長過小：這時由多晶硅柵溝長定義的N-體阱區寬度較小。在橫向柵控二極管ESD防護器件正向導通的ESD電流泄放路徑上，重摻雜P+注入區和重摻雜N+注入區都具有較小的導通電阻，只有輕摻雜N-體阱區具有較大的導通電阻，這些導通電阻加起來等于ESD電流泄放路徑上的鎮流電阻。為了增強ESD防護器件的穩健性，橫向柵控二極管周長一般設計得比較大，呈多柵指并聯結構并分塊布局，而ESD防護器件中ESD泄放電流的均勻分布就成為一個設計難點。雖然較小的鎮流電阻可以減小自加熱效應的影響，但仍然需要一定的鎮流電阻來保證ESD泄放電流的均勻性。因此，在橫向柵控二極管多晶硅柵溝長較小時，由于多晶硅柵溝長定義的N-體阱區寬度較小，由N-體阱區所提供的鎮流電阻也比較小，導致了ESD電流泄放不均勻，只從少數幾根柵指流過，造成ESD防護器件損毀。

（2）多晶硅柵溝長過大：這時由多晶硅柵溝長定義的N-體阱區寬度較大。由多晶硅柵溝長定義的N-體阱區寬度在超過一定值之后，提供了一個較大的鎮流電阻，較大的鎮流電阻雖然可以保證ESD泄放電流的均勻性，卻使ESD電流泄放時產生的焦耳熱增加，受自加熱效應影響嚴重，也會導致ESD防護器件損毀。

（3）多晶硅柵溝長取值適中：這時由多晶硅柵溝長定義的N-體阱區寬度適中。由多晶硅柵溝長定義的N-體阱區保持在一個合適的寬度，會提供一個合適的鎮流電阻，這時受自加熱效應影響不會特別明顯，ESD泄放電流均勻性也較好，由較大多晶硅柵周長提供的有效結面積可以被充分利用。ESD防護器件穩健性會表現較好，不會隨著多晶硅柵溝長變化而顯著變化。

通過以上分析可知，橫向柵控二極管ESD防護器件的穩健性和防護能力與多晶硅柵溝長有關，設計窗口較大。但要注意不能設計得過小或過大，否則會成為ESD防護器件設計的短板，影響ESD防護器件的穩健性和防護能力。因此，需要合理設計橫向柵控二極管ESD防護器件的多晶硅柵溝長，來提高ESD防護器件穩健性和防護能力。

多晶硅柵溝長設計為該工藝器件特征尺寸的4～5倍左右較為合適，可以使多晶硅柵溝長定義的N-體阱區寬度適中，能夠提供一個較為合適的鎮流電阻。因此，根據0.13μm PD-SOI工藝器件的特征尺寸，本設計橫向柵控二極管ESD防護器件多晶硅柵溝長設計為0.6μm。

4.3 柵控二極管版圖設計

根據體硅工藝ESD防護器件的設計經驗，橫向柵控二極管如果設計成條柵結構，則在多晶硅柵下面靠近有源區邊緣的位置，二極管結面在ESD電流泄放時有可能造成電流密度過大，導致擊穿燒毀。因此，橫向柵控二極管ESD防護器件版圖設計成環柵結構，可以使ESD電流均勻地流過結面，有效提高器件穩健性。在版圖設計上，環型多晶硅柵采用135°斜角，避免防護器件在受到ESD打擊時尖角放電，提高防護器件穩健性。

根據橫向柵控二極管的導通特性，導通電阻越小，對ESD電流的泄放能力就會越好，因此在設計時要盡量減小其導通電阻，途徑之一就是減小二極管正負極的串聯電阻。因此橫向柵控二極管ESD防護器件在版圖設計時，不能像體硅GGNMOS ESD防護器件設計時那樣，在與焊盤相連的端子上加自對準硅化物阻擋層（Salicide Block，SAB層）和拉大端子上接觸孔到多晶硅柵的間距。在體硅工藝中，GGNMOS的這些設計可以增加ESD電流泄放時的鎮流電阻，保證ESD電流泄放時的均勻性和ESD防護器件自身的穩健性。但在SOI工藝中，橫向柵控二極管ESD防護器件要盡量減小兩端的串聯電阻，以提高ESD電流的泄放能力，減少自加熱效應的影響。因此橫向柵控二極管ESD防護器件在與焊盤連接的端子上不能加SAB層，同時要折中選取端子上接觸孔到多晶硅柵的間距，不能太大，但也要保證與接觸孔相連的金屬線的寬度。

多柵指橫向柵控二極管ESD防護器件版圖如圖7所示，柵控二極管溝長設計為0.6μm，單柵指二極管周長設計為40μm，單塊共有34條柵指并聯，共分2塊布局，則多柵指橫向柵控二極管ESD防護器件周長為40μm×34×2=2720μm。采用多柵指并聯且分塊布局的版圖設計有助于改善ESD泄放電流的均勻性，保證多柵指同時導通，從而有效提高了ESD防護器件的穩健性和防護能力。

圖7 多柵指橫向柵控二極管ESD防護器件版圖

5 設計應用與測試結果分析

5.1 設計應用

該設計成功應用在一款數字電路上，該電路有2個電源域VDDIO和VDD，共地VSS。該款電路的I/O管腳ESD防護電路和電源鉗位電路都采用了多柵指橫向柵控二極管結構。對電路進行了全芯片ESD防護設計，該款數字電路的全芯片ESD防護網絡如圖8所示。

圖8 數字電路全芯片ESD防護網絡

5.2 測試結果與分析

對應用本設計的數字電路進行了標準流程HBM ESD測試，共測試3顆芯片，ESD測試起始電壓為1 kV，步進電壓為500 V，截止電壓打到失效為止，測試結果如表1所示。

表1 應用本設計數字電路的HBMESD測試結果

本設計橫向柵控二極管ESD防護器件通過對多晶硅柵周長、溝長及版圖的優化設計，有效緩解了自加熱效應的影響，具有較好的穩健性和較強的防護能力。該ESD防護器件應用到數字電路中，在整個ESD防護網絡中對ESD電流起到了很好的引導作用，把ESD電流引導到ESD備用通路，從而有效避免了內部電路受到ESD打擊。測試結果表明，應用本設計橫向柵控二極管ESD防護器件的數字電路通過了4.5 kV HBMESD測試。

對應用本設計的數字電路與國內外文獻中同類設計HBMESD測試結果進行了對比，對比結果如表2所示。

表2 應用本設計的數字電路與同類設計HBMESD測試結果對比

國外文獻[2-3]有關于采用0.13μm PD-SOI工藝電路通過2 kV HBMESD測試及國內文獻[4]有關于采用0.18μm PD-SOI工藝通過3 kV HBM ESD測試的報道。0.13μm PD-SOI工藝器件比0.18μm PD-SOI工藝器件特征尺寸小、硅膜薄，受自加熱效應影響更為嚴重，ESD防護器件設計更具難度。通過對比，采用本設計橫向柵控二極管ESD防護器件數字電路的ESD防護能力，優于國外0.13μm PD-SOI工藝同類設計2 kV[2-3]及國內0.18μm PD-SOI工藝同類設計3 kV[4]的HBMESD測試結果。

本設計通過對深亞微米SOI工藝器件特性進行分析研究，抓住了深亞微米SOI工藝ESD器件防護能力弱的主要原因：氧化物全介質隔離使其更易受到自加熱效應的影響，ESD防護器件工作時產生的熱量不能耗散出去，加速導致了熱擊穿現象的發生，進而影響了ESD防護器件的穩健性。本設計針對性地進行了ESD防護器件選擇：排除了深亞微米SOI工藝條件下不適用的SCR、二極管和雙極晶體管ESD防護器件；排除了依靠觸發寄生雙極晶體管工作、受自加熱效應影響嚴重的GGNMOS ESD防護器件；通過資料查找與分析，選擇了適宜在深亞微米SOI工藝中采用的橫向柵控二極管結構，并利用其正向導通特性工作，有效減小了自加熱效應的影響。通過分析論證，合理設計了橫向柵控二極管ESD防護器件的周長和溝長，并對版圖進行了優化設計，從而有效提高了ESD防護器件的穩健性和防護能力。采用本設計橫向柵控二極管ESD防護器件的數字電路通過了4.5 kV HBMESD測試，取得了較好的效果。

6 結論

在深亞微米集成電路設計領域，SOI工藝是個很好的選擇。但由于SOI工藝器件結構特點及自加熱效應的影響，ESD防護器件設計不能沿用體硅工藝，而成為深亞微米SOI工藝集成電路設計中的一大技術難點。

對于SOI工藝ESD防護器件的設計，需要考慮的問題很多。本文通過對國內外文獻的研究，分析了深亞微米SOI工藝器件的結構特點，針對性地選擇了合適的ESD防護器件，合理設計了器件的尺寸參數，并對版圖進行了優化設計。

設計的0.13μm SOI工藝ESD防護器件，有效解決了深亞微米SOI工藝ESD器件防護能力弱的問題，克服了SOI工藝在ESD防護器件設計上的劣勢，使其在深亞微米集成電路領域的優勢得以體現。采用本設計的數字電路通過了4.5 kV HBMESD測試，與國內外同類設計相比有較大提升，可以為深亞微米SOI工藝集成電路ESD防護器件設計提供參照。