基于全碳化硅功率組件的變流器母排雜散電感解析計算方法

劉 博 劉偉志 董 侃 馬 強 刁利軍

基于全碳化硅功率組件的變流器母排雜散電感解析計算方法

劉 博1劉偉志2董 侃2馬 強3刁利軍1

（1. 北京交通大學電氣工程學院 北京 100044 2. 中國鐵道科學研究院機車車輛研究所/北京縱橫機電技術開發公司 北京 100094 3. 中車長春軌道客車股份有限公司 長春 130000）

碳化硅（SiC）器件的高開關速度使得其對雜散參數更為敏感，容易激發高頻振蕩和超調。因此需要對功率回路雜散電感進行準確計算，其中以母排電感最為關鍵。該文首先對現有母排電感計算方法分析比較，并提出一種考慮趨膚效應影響的母排電感計算方法；在此基礎上，結合有限元仿真定量分析空間幾何參數、器件布局和母排開孔等因素對母排電感的影響，并通過最小二乘逼近得到多異結構母排電感解析計算公式。最后，使用該方法計算1 200V/423A SiC MOSFET測試平臺的母排電感，并分別與Ansys Q3D仿真提取結果和實驗測試結果對比，結果表明，該方法計算大功率變流器疊層母排雜散電感具有較高的實用性和準確性，可為SiC MOSFET的應用研究和疊層母排的布局設計提供有益支撐。

疊層母排 雜散電感 解析計算 雙脈沖測試

0 引言

近年來，碳化硅（Silicon Carbide, SiC）MOSFET憑借導熱系數高、阻斷電壓高等優勢在電動汽車[1]、船舶電力[2]和軌道交通[3]等領域獲得了廣泛應用。由于SiC MOSFET具有良好的開關特性，目前，基于SiC MOSFET的電力電子裝置的開關頻率已經達到MHz級，很大程度上提升了系統的功率密度[4-5]。但是，SiC MOSFET開關動作時，過大的d/d在與回路電感的作用下感生出較高的電氣應力[6]，同時還可能導致高頻噪聲[7]和傳導干擾[8]等問題。為了對系統中額外應力和高頻振蕩等非理想特性進行評估，要對功率回路的雜散電感進行準確提取[9]。

回路電感由器件內部雜散電感、支撐電容寄生電感以及母排電感組成。其中器件雜散電感和支撐電容寄生電感可以由數據手冊獲得，而母排電感的準確提取一直受到專家學者的關注。目前，母排雜散電感的提取方法主要有數值計算法、測量法和解析法[10]三種：數值計算法主要通過有限元分析或部分單元等效電路的方法求解麥克斯韋方程，結合母排的材料、尺寸等影響因子從而得到電感值，這種方法可以獲得影響規律，但需要大量的仿真結果進行歸納，仿真時間太長[11]；測量法可以很好地對母排電感進行較為準確的提取，但是卻不能解釋其背后更深層次的物理意義[12]；解析法雖然推導過程較為繁瑣，但是計算迅速，同時可以深入地了解母排電感變化的物理機制，為低感母排的優化設計提供理論依據[13]。目前研究主要集中在針對平行雙導線和同軸線的分析[14-15]，關于平行板電感分析模型的文獻較少，文獻[16-17]分別提供一種計算公式，但是并未給出詳細推導過程和驗證。

針對以上問題，本文在前人研究的基礎上，建立疊層母排的物理模型，從電感產生的機理出發，進一步考慮高頻應用環境影響，得到更高精度疊層母排電感的解析式。基于此，定量分析了結構參數與元器件布局對母排電感的影響，得到多異結構母排的數學模型。最后，設計了一款疊層母排，將解析式計算結果與傳統電感提取方法對比，驗證了本文提出模型的有效性和正確性，可以為后續疊層母排的優化設計提供一定參考。

1 疊層母排雜散電感計算方法

1.1 傳統的雜散電感提取方法

電感是表征回路包含磁能的能力，被定義為

圖1 疊層母排模型

傳統電感模型將母排近似為雙傳輸線，則內磁通可以表示為

式中，0為磁導率，0=4p×10-7H/m；為導體半徑；為積分變量；為導體長度。

內電感可表示為

將內、外電感相加可以得到母排計算公式為

在上述計算過程中，將母排近似為圓直導線進行計算，但由于導體為方形，與圓直導線存在一定誤差。此外，對于疊層母排，除導體自感外，互感對總電感的影響也非常大，但該方法未能考慮互感的影響。

1.2 基于安培環路定律的雜散電感提取方法

由于電流鏡像流過正負母排，且間距極小，因此疊層母排互感較大，從而降低母排整體電感。但是互感計算方法極其復雜，并且很難給出準確的表達式。文獻[18]提出一種計算方法，將正負母排作為整體進行分析。

由于將母排作為整體，在分析磁場時，上、下導體所產生的磁場將互相抵消，對導體內部而言，只存在平行于導體截面的磁場，磁場強度為/(2)，根據安培環路定理得

式中，為磁場強度，母排電感表示為

1.3 考慮趨膚效應影響的提取方法

由于開關器件的高頻環境，除了母排結構尺寸之外，還應考慮趨膚效應對母排電流分布的影響。1.2節所述計算方法中，未考慮趨膚效應的影響，由于正負銅排間距很小，且趨膚深度遠小于母排厚度，因此趨膚效應引入的計算誤差較大。由于導體對電流有趨膚效應，電流主要分布在趨膚深度中，趨膚深度表達式為

根據式（8）對導體內電感計算公式進行修正，考慮趨膚效應情況下導體內部的磁通環路面積為

磁通量為

母排內電感為

結合式（7）～式（11），給出考慮趨膚效應時的母排電感計算公式為

2 仿真模型與空間幾何參數分析

根據式（12），影響疊層母排雜散電感的空間幾何參數主要有母排長度、厚度、寬度以及正負母排間距。為了更清楚地認識空間幾何參數的影響規律，在Ansys Q3D軟件中對母排模型進行仿真。雜散電感的計算、電流路徑的仿真均跟變換器工作頻率等有一定關系，本文以1 200V/423A的全SiC雙脈沖測試平臺為研究對象，變換器工作頻率為50kHz，平臺直流側采用2支1 120mF的支撐電容并聯。

2.1 仿真模型

首先對規則母排進行建模，直流母排的3D模型如圖2所示，圖2中，母排包括正負母排兩層導電層，=400mm,=250mm,=1mm,=0.5mm。

圖2 直流母排模型

根據母排的電流流向對正負導電層分別添加激勵。每個導電層選取電流流入面作為Source，電流流出面作為Sink，并將整個導電層設置為一個Signal Net。仿真設定的最大頻率、最大步長可以采用文獻[19]提出的計算公式獲得，分析某一幾何參數影響時，其他因子按照圖2標注尺寸取值。

2.2 電感計算方法驗證

使用Ansys Q3D軟件對直流母排進行有限元仿真，將本文所提出母排電感計算方法與現有計算方法、仿真結果進行對比。圖3為在不同計算模型和仿真條件下，動態調整各影響因子得到的母排電感。M1為傳統雜散電感提取方法，M2為基于安培環路定律的計算方法，M3為本文在考慮趨膚效應影響下提出的改進算法。

由圖3可以看出，傳統算法模型由于未能考慮互感影響，且將矩形母排等效為傳輸線，導致模型與實際情況差距較大，因此誤差較大。方法M2基于安培環路定律的雜散電感提取方法將正負母排作為整體分析內外電感，避免了互感計算復雜的問題，模型具有較高的準確性，但由于未考慮趨膚效應影響，計算結果與仿真結果存在較大誤差。

本文在方法M2的基礎上，分析了疊層母排的趨膚效應，并通過計算趨膚深度重新確立了磁通回路，進一步給出了母排電感計算公式，計算值與仿真結果基本趨于一致，驗證了理論分析的正確性。

2.3 幾何參數分析

根據圖3中曲線對母排電感與空間幾何參數的關系進行分析。在母排間距、厚度和寬度一定的情況下，隨著回路長度的增加，母排電感隨長度呈線性增長，當長度達到200mm時，母排電感為1.23nH，長度為400mm時，電感為2.38nH，增大了93.5%。寬度為100mm時，電感為5.5nH，增加到200mm時電感降為2.78nH。寬度從30mm到250mm，每增加一倍，降幅約為50%，基本呈線性變化。間距從0.5mm變化到1mm，電感增大了34.9%，厚度從1mm增加到2mm，電感增大了30%。母排越寬，電流路徑越寬，將母排剖分為無數細導線，寬度增大則可以理解為并聯導線數量增加，電感相應減小。母排長度、厚度和層間距離增加時，正負母排圍成的回路面積增加，因此增加了電感量。

根據仿真結果的定量分析，長度和寬度變化對母排的影響最大，但是母排長度和寬度受裝置整體布局制約較大，很難成倍變化。設計母排時，應盡量增大器件的橫向布局幅度。另外，母排厚度關乎導體載流量，在耐壓范圍內，應通過減小正負母排距離減小雜散電感。

3 多異結構母排建模分析

實際應用中，疊層母排并不是特定的規則導體，而是受到器件布局、連接等諸多因素影響。基于此，本文通過梳理引起母排電感增量的常見因素，結合Ansys Q3D仿真和最小二乘擬合，從數學角度定量分析母排電感。

3.1 最小二乘擬合原理

令

求解公式

所求多項式為

誤差二次方和為

3.2 元器件對母排電感的影響

疊層母排作為功率主回路的連接線，主要接入器件為母線電容、吸收電容和功率器件。功率器件及母排模型如圖4所示。由于正負端子之間的距離，圖4中電流Ⅱ不存在耦合電流，無論電容還是功率器件，正負接口間距都會導致母排的耦合面積減小，從而影響母排電感。

圖4 功率器件及母排模型

為分析元器件正負端口間距對母排電感的影響。在Ansys Q3D中構建3D母排模型（=300mm，=100mm，=1mm，=1mm）。首先，確定元器件相對位置關系。通常情況，功率器件和吸收電容的位置固定，需要對比分析母線電容布局對母排電感的影響。圖5列舉了四種母線電容布局方式比較。

圖5 母線電容布局方式比較

通過仿真得到不同母線電容布局對應母排電感見表1，布局Ⅳ中，耦合面積最小，因此電感最大；布局Ⅲ中，電感最小，相較Ⅰ、Ⅱ兩種方式降低了5.8%。因此母線電容布局方式采用布局Ⅲ。

表1 不同母線電容布局對應母排電感

Tab.1 Busbar inductance values for different bus capacitor layouts

通過逐步增大正負端口距離pn，得到不同（=pn/）對應的電感值。一次、二次擬合曲線及其與仿真結果的誤差如圖6所示，圖中，1、2分別為一次、二次擬合對應的誤差。從圖6可以看出，在母排長度固定的情況下，正負母排電流耦合面積減小，母排電感增大。器件正負端子距離每增大10mm，電感增大約2.3nH，母排電感與端口尺寸近似呈線性關系。

可以看出，器件端口超過15mm后，一次、二次擬合誤差均不超過0.7nH。為了盡可能簡化計算方法，根據數據擬合結果，給出由元器件正負端口距離引起的電感增量為

圖6 元器件正負端口對電感的影響

式中，=pn/，pn為元器件正負端口距離。

3.3 開孔對電感的影響

為了使用螺栓將元器件與母排進行安全的電氣連接，需要在母排上開孔，另外存在控制線等穿過母排的情況，也需開孔。而開孔將會使得電流路徑變窄，從而導致電感增大。開孔有在單層導電體開槽和在雙層母排對稱開孔兩種情況。在3.2節中搭建的母排上做開孔仿真，獲得開孔半徑為2.5mm到15mm的母排電感值，開孔面積對母排電感的影響和擬合曲線誤差如圖7所示。

圖7 開孔面積對母排電感的影響和擬合曲線誤差

對于單層開孔情況，采用一次擬合，最大誤差為0.15nH，低于3%，與二次擬合差距不大，為簡化運算，采用一次擬合結果。雙層開孔時，二次擬合誤差明顯優于一次擬合，因此采用二次擬合，最大誤差小于0.02nH，誤差精度可控制在0.22%以內。

式中，1=1/；2=2/。

雙層開孔使得母排電流路徑變窄，阻抗變大，電感值出現增加；而單層開孔，除去電流路徑的影響之外，耦合面積減小，電感值增大幅度更大。由圖7可看出，開孔半徑為10mm時，雙層孔增量為0.55nH，單層孔電感增量達到1.94nH，為雙層孔的3.5倍。

開孔位置和開孔形狀將會影響電流路徑，進而改變母排電感值。在寬度和長度方向不同位置處開孔（半徑相同），圖8統計了不同位置開孔對母排電感的影響，b為開孔在母排寬度上的所處位置，l為開孔在母排長度上的所處位置。

圖8 不同位置開孔對母排電感的影響

結果表明，開孔位置在寬度上變化時，越靠近中心位置雜散電感越小，最大值bmax=6.17nH，最小值bmin=5.97nH。其原因在于開孔位置靠近邊緣時，會使得孔洞兩側阻抗差距較大，電流將會更多地繞行阻抗較小一側，因此靠近邊緣位置開孔將會使得部分電流路徑相對增大，電感值增加。而孔洞在長度方向上移動不改變電流路徑，因此對母排電感值幾乎不產生影響，仿真結果與理論分析一致。綜上，根據開孔位置不同，式（18）母排增量公式應乘以相應的調節系數b。

孔洞改變電流路徑，因此應考慮開孔形狀對母排電感的影響。圖9列舉了四種不同開孔形狀及其電流分布（孔洞面積相同），采用Ansys Q3D仿真得到母排電感見表2，與C、D兩種類型相比，A、B兩種開孔方式的電感最大能降低3.55%，因此在母排開孔時應盡量選擇A或B。本文開孔分析以圓孔為例，對于其他開孔類型對應的電感增量應乘以調節系數S，S=0.965～1。

式中，SA、SD分別為長方形開孔和圓形開孔時的母排電感。

圖9 不同開孔形狀及其電流分布

表2 各開孔形狀下的母排電感

Tab.2 Busbar inductance values under each opening shape

3.4 疊層母排數學模型

規則形狀的疊層母排電感可以由式（12）進行計算。綜合元器件布局、尺寸和開孔位置、形狀、大小等因素對電感的影響分析，給出多異結構疊層母排的電感計算方法為

式中，base為規則形狀母排電感。

4 方法驗證

為評估理論分析的正確性，以1 200V/423A的SiC MOSFET雙脈沖測試平臺為例，對本文提出的疊層母排計算方法進行驗證。

4.1 母排模型和實驗平臺

雙脈沖測試平臺的母排俯視圖和側視圖如圖10所示，圖中標注尺寸單位為mm。

圖10 疊層母排模型

雙脈沖測試平臺如圖11所示。圖11b中，雙脈沖測試平臺按照圖11a所示的電路搭建，圖中，T0～T3為4個測試點。其中，被測開關器件SiC MOSFET使用的是Cree公司生產的CAS300M12BM2；驅動板使用Agile Switch的62EM1-62mm；示波器采用的是YOKOGAWA的DLM2024，帶寬200MHz。電流采用羅氏線圈獲得；雙脈沖信號由Firstack的雙脈沖測試儀獲得。

圖11 雙脈沖測試平臺

4.2 模型驗證

測試過程中使用電壓探頭測量SiC MOSFET兩端電壓03和支撐電容兩端電壓13。使用羅氏線圈測量漏極電流d。圖12為700V/300A工況下雙脈沖實驗波形，利用該過程計算母排電感。

圖12 關斷過程波形

母排電感可以采用關斷電流下降斜率dd/d和關斷電壓過程電壓尖峰peak計算，即

功率回路電感主要包括支撐電容寄生電感sn、母排電感bb（bb=bb1+bb2）、源極電感S和漏極電感D四部分，其中，bb1、bb2分別為正負母排電感。因此母排電感為

在雜散電感的提取實驗中存在很多非理想因素，如電壓、電流的讀數誤差，電流變化率選取時段不同造成偏差。表3統計了700V/300A工況下回路中各部分雜散參數提取結果，可以看出，母排電感值偏低，而支撐電容寄生電感和功率模塊寄生電感偏高，這是由于在測試過程中將電壓探頭夾在母排上，人為縮短了母排回路，從而導致支撐電容寄生電感和器件測量結果偏高，在計算疊層母排電感時，回路電感采用實驗測量值，器件寄生電感d和支撐電容寄生電感sn采用數據手冊值（器件寄生電感d=s+D，回路電感loop=sn+bb+d），疊層母排的計算結果為bb=60.55-20-15=25.55nH。

表3 各部分電感

Tab.3 Inductance of each part （單位: nH）

目前，疊層母排電感的常規獲取手段包括有限元仿真、實驗測量和模型計算三種。表4給出三種提取方法下圖10所示母排的電感，并以本文方法為標準值進行誤差分析，與Ansys Q3D仿真結果和實驗測量結果進行對比。

表4 不同方法獲得母排電感

Tab.4 Different methods to obtain the busbar inductance value

本文計算方法與仿真和實驗結果基本吻合，具有較高精度，驗證了本文所提出疊層母排電感計算方法的有效性。

5 結論

本文針對疊層母排電感解析計算問題開展研究。通過仿真分析與數學模型相結合，得到了多異結構疊層母排電感的解析公式，主要包括以下內容：

1）分析了高頻環境下，趨膚效應對母排電感的影響，并給出考慮趨膚深度的疊層母排電感數學計算方法，結果表明：高頻環境下，電流主要流經導體表面，本文給出的規則疊層母排計算公式誤差低于5%，準確度得到較大提升。

2）以雙極板疊層母排為研究對象，研究了功率器件布局和母排開孔位置、大小等對母排電感的影響，并結合Q3D仿真定量的給出電感增量解析公式。結合規則母排模型，給出多異結構母排電感解析計算方法。

3）采用本文所提計算方法對基于SiC MOSFET雙脈沖測試平臺的多異結構疊層母排電感進行計算，與實驗結果誤差為7.26%，不足2nH，驗證了該方法的有效性和準確性。

[1] Millan J, Godignon P, Perpina X, et al. A survey of wide bandgap power semiconductor devices[J]. IEEE Transactions on Power Electronics, 2014, 29(5): 2155-2163.

[2] Yin Shaobo, Xia Jinhui, Zhao Zhen, et al. Fast restarting of free-running induction motors under speed-sensorless vector control[J]. IEEE Transactions on Industrial Electronics, 2020, 67(7): 6124-6134.

[3] Diao Lijun, Du Huiqing, Shu Zhan, et al. A comparative study between AI-HM and SPD-HM for railway auxiliary inverter with pulsating DC link[J]. IEEE Transactions on Industrial Electronics, 2017, 65(7): 5816-5825.

[4] 張建忠, 吳海富, 張雅倩, 等. 一種SiC MOSFET諧振門極驅動電路[J]. 電工技術學報, 2020, 35(16): 3453-3459.

Zhang Jianzhong, Wu Haifu, Zhang Yaqian, et al. A resonant gate driver for SiC MOSFET[J]. Transa- ctions of China Electrotechnical Society, 2020, 35(16): 3453-3459.

[5] 王莉娜, 馬浩博, 袁愷, 等. SiC MOSFET半橋電路開關瞬態過電流、過電壓建模與影響因素分析[J]. 電工技術學報, 2020, 35(17): 3652-3665.

Wang Lina, Ma Haobo, Yuan Kai, et al. Modeling and analysis of influencing factors of transient over- current and overvoltage in SiC MOSFET half-bridge circuit switches[J]. Transactions of China Electrotechnical Society, 2020, 35(17): 3652-3665.

[6] 朱義誠, 趙爭鳴, 王旭東, 等. SiC MOSFET與SiC SBD換流單元瞬態模型[J]. 電工技術學報, 2017, 32(12): 58-69.

Zhu Yicheng, Zhao Zhengming, Wang Xudong, et al. Transient model of switching unit between SiC MOSFET and SiC SBD[J]. Transactions of China Electrotechnical Society, 2017, 32(12): 58-69.

[7] Sakairi H, Yanagi T, Otake H, et al. Measurement methodology for accurate modeling of SiC MOSFET switching behavior over wide voltage and current ranges[J]. IEEE Transactions on Power Electronics, 2018, 33(9): 7314-7325.

[8] 江師齊, 劉藝濤, 銀杉, 等. 基于噪聲源阻抗提取的單相逆變器電磁干擾濾波器的設計[J]. 電工技術學報, 2019, 34(17): 3552-3562.

Jiang Shiqi, Liu Yitao, Yin Shan, et al. Design of electromagnetic interference filter for single-phase inverter based on noise source impedance extra- ction[J]. Transactions of China Electrotechnical Society, 2019, 34(17): 3552-3562.

[9] 謝佳季, 游小杰, 郭希錚, 等. 基于SiC MOSFET的輔助變流器應用研究[J]. 電源學報, 2017, 15(2): 67-76.

Xie Jiaji, You Xiaojie, Guo Xizheng, et al. Appli- cation of auxiliary converter based on SiC MOSFET[J]. Journal of Power Supply, 2017, 15(2): 67-76.

[10] Shi Yuliang, Xie Ren, Wang Lu, et al. Switching characterization and short-circuit protection of 1200V SiC MOSFET T-type module in PV inverter appli- cation[J]. IEEE Transactions on Industrial Electronics, 2017, 64(11): 9135-9143.

[11] 金祝鋒, 李威辰, 胡斯登, 等. 大容量電力電子裝置中母排雜散電感提取方法的優化研究[J]. 電工技術學報, 2017, 32(14): 1-7.

Jin Zhufeng, Li Weichen, Hu Sideng, et al. Optimi- zation study of bus bar stray inductance extraction method in large-capacity power electronic devices[J]. Transactions of China Electrotechnical Society, 2017, 32(14): 1-7.

[12] Reigosa P D, Iannuzzo F, Luo H, et al. A short-circuit safe operation area identification criterion for SiC MOSFET power modules[J]. IEEE Transactions on Industry Applications, 2017, 53(3): 2880-2887.

[13] Hazra S, Madhusoodhanan S, Moghaddam G K, et al. Design considerations and performance evaluation of 1200V 100A SiC MOSFET-based two-level voltage source converter[J]. IEEE Transactions on Industry Applications, 2016, 52(5): 4257-4268.

[14] 劉欣, 王利桐, 梁貴書, 等. 壓裝組件中圓柱形母線的部分電感計算方法[J]. 電工技術學報, 2020, 35(增刊1): 1-9.

Liu Xin, Wang Litong, Liang Guishu, et al. Com- puting method for partial inductance of cylindrical busbar conductor[J]. Transactions of China Electro- technical Society, 2020, 35(S1): 1-9.

[15] Ruehli, Albert E, Antonini, et al. Skin-effect loss models for time- and frequency-domain PEEC Solver[J]. Proceedings of the IEEE, 2013, 101(2): 451-472.

[16] 阮杰, 劉暢, 李廣卓, 等. 適用于器件并聯型ANPC拓撲的低感疊層母排設計方法[J]. 高電壓技術, 2019, 45(7): 2093-2100.

Ruan Jie, Liu Chang, Li Guangzhuo, et al. A low inductance laminated bus design method for device parallel ANPC topology[J]. High Voltage Engineering, 2019, 45(7): 2093-2100.

[17] Caponet M C, Profumo F, De Doncker R W, et al. Low stray inductance bus bar design and construction for good EMC performance in power electronic circuits[J]. IEEE Transactions on Power Electronics, 2000, 17(2): 225-231.

[18] 劉峰, 馬伯樂, 楊光. 大功率變流器模塊主電路雜散電感分析[J]. 機車電傳動, 2013, 1(6): 15-19.

Liu Feng, Ma Bole, Yang Guang. Stray inductance analysis of main circuit of high-power converter module[J]. Locomotive Electric Drive, 2013, 1(6): 15-19.

[19] 朱俊杰, 原景鑫, 聶子玲, 等. 基于全碳化硅功率組件的疊層母排優化設計研究[J]. 中國電機工程學報, 2019, 39(21): 6383-6393.

Zhu Junjie, Yuan Jingxin, Nie Ziling, et al. Research on optimal design of laminated busbars based on full silicon carbide power modules[J]. Proceedings of the CSEE, 2019, 39(21): 6383-6393.

Analytical Calculation Method for Stray Inductance of Converter Busbar Based on Full Silicon Carbide Power Module

12231

（1. School of Electrical Engineering Beijing Jiaotong University Beijing 100044 China 2. Locomotive & Vehicle Research Institute of China Academy of Railway Sciences Beijing Zongheng Electro-Mechanical Technology Co. Ltd Beijing 100094 China 3. CRRC Changchun Railway VEHICLES Co. Ltd Changchun 130000 China）

The high switching speed of silicon carbide (SiC) devices makes them more sensitive to stray parameters and easily excites high-frequency oscillations and overshoot. Therefore, it is necessary to accurately calculate the stray inductance of the power circuit, and the busbar inductance is the most critical. This paper first analyzes and compares existing busbar models, and proposes a calculation method of busbar inductance that takes into account the skin effect. On this basis, based on finite element simulation, the influence of spatial geometric parameters, device layout and busbar openings on the busbar inductance is quantitatively analyzed. Moreover, through the least squares approximation, the analytical calculation formula for the inductance of the busbar with multiple different structures is obtained. Finally, this method is used to calculate the bus inductance of the 1 200V/423A SiC MOSFET test platform, and the results are compared with Ansys Q3D simulation results and experimental results. It is shown that this method has high practicality and accuracy in calculating the stray inductance of high-power converter laminated busbars, which can provide useful support for the application research of SiC MOSFETs and the layout design of laminated busbars.

Laminated busbars, stray inductance, analytical calculation, double-pulse-test

TM46

10.19595/j.cnki.1000-6753.tces.L90080

國家重點研發計劃項目（2020YFF0304103）和北京市科委項目（Z181100004418005）資助。

2020-06-20

2021-01-06

劉 博 男，1996年生，碩士，研究方向為新型電力電子器件應用。E-mail: 18121460@bjtu.edu.cn

刁利軍 男，1980年生，教授，博士生導師，研究方向為電力電子在軌道交通方向的應用。E-mail: ljdiao@bjtu.edu.cn（通信作者）

（編輯 陳 誠）