高速電路信號完整性影響的實驗研究

張澤旺 周葉文 紀華志

【摘要】? ? 信號完整性是進行高速電路板級設計的重要性能指標，通過介紹電路板級設計流程，電路板級設計規則;分析了信號完整性幾種影響因素及提高信號完整性的設計舉措;并進行了信號完整性及減少EMI設計方案的實驗研究。

【關鍵詞】? ? 信號完整性? ? 板級設計? ? EMI? ? 電磁兼容

引言

在傳輸線接收端達到所需的電壓或電平值，以保證信號波形或時序的完整;信號完整性主要考慮有串擾、反射、過沖與下沖、振蕩、信號延遲等因素?？蛇x用Altium Designer進行信號完整性分析，包括布線前原理圖設計分析及布線后PCB版圖設計分析;采用傳輸線計算、IO緩沖器模型仿真等工具，通過傳輸線長、特征阻抗值、SI規則約束、激勵源、供電網絡等設置，能實現布線前的阻抗特征、信號反射分析及布線后的傳輸線阻抗、信號反射、信號間串擾分析等。

一、板級設計流程

板級設計流程集合原理圖設計和PCB版圖設計兩個流程，如圖1所示。電路板級設計主要包括創建PCB工程、原理圖繪制、電氣規則檢查、元器件數據管理、PCB版圖繪制、設計規則定義、PCB布線、布局、PCB生產制造及工藝等過程。

繪制電路原理圖及PCB版圖，結合電路要求排除電路設計中遇到的違反電氣連接特性和功能設計的常規設計錯誤;通過印制電路板上的覆銅導線、焊盤過孔等實現各個元器件引腳或物理部級的電氣連接;按電路要求，在覆銅板上刻蝕出導電圖形，并鉆出元件引腳安裝孔、實現電氣互連的金屬化過孔，覆蓋綠油阻焊層，固定大尺寸元件以及整個電路板所需的螺絲或定位孔等步驟，最后得到產品所需的電路板。

二、板級設計規則

電路PCB板級設計規則如圖2所示。設計規則是電路設計可靠性的保障，提升電路設計的效率，保障設計規格傳遞的連貫性。結合電路設計的性能指標，進行布局約束規則、布線約束規則、制造約束、板層設置、設置局部電氣約束規則和全局約束規則;創建PCB板形、設計差異引擎、機械數據設置，必要時按照電源設計的要求，添加設置電路板層，合理劃分內電源層等[2-9];電路板層次設置如圖3所示。

三、信號完整性分析

一般影響信號完整性因素，一是布線的形狀、接線端、連接器等不匹配導致產生反射;二是如果信號線上有交變的信號電流通過時，由于電磁效應，相鄰的信號線會感應出信號電壓稱為串擾，一般與PCB板層的參數、信號線間距、端接方式有關;三是由于電路切換速度過快或反射所引起的信號突變產生過沖或下沖，過沖會引起保護電路過早失效，下沖會引起數據錯誤，可通過增加合適端接予以減少或消除;四是由傳輸線上等效電感、等效電容產生振鈴，可以通過一定處理措施盡量減小，但一般不能消除;五是電路中驅動過載或走線過長引起的信號延遲。

四、實驗研究

經過實踐，系統板級電路提高信號完整性及EMI性能，可以通過如下實驗方法，一是電源板級PCB走線布局修改成為星形走線且每路都串接磁珠;二是分配器平衡電阻引腳加套小磁環，以提高輸出口高頻段的隔離度;三是所有集成電路的電源引腳都增加電解電容及陶瓷電容，防止高頻的頻譜通過電源或地進行擴散。四是晶振電路可增加1M衰減電阻R，防止過分驅動，并減少晶振的接觸電阻，造成頻率偏移;五是信號線或接線端與晶振電路保持一定的距離，防止高頻干擾;六是增加鋪地區域（如晶振電路），上下層電源通過電容或均勻的過孔連接起來，形成一個屏蔽盒，防止信號外泄與干擾。

五、結論

研究表明，提高信號完整性的舉措，首先，要通過提高線間安全間隔，降低信號干擾強度;增加線寬保障信號傳輸的負載能力;其次，電源、地之間要足夠去耦電容，其交流阻抗極小，電源、地平面具備空間電場的屏蔽作用，電源和地線盡可能短和寬，避免梳狀地線，將電源、地層背靠背設計，具有最小的電源系統阻抗，能有效抑制高頻噪聲;再次，時鐘電路、大功耗電路、電源連接點的位置要配置足夠的去耦電容，消除高頻電路RF輻射，最后需要注意的是表面貼裝電容應采用較大的過孔、焊盤到過孔的引線應盡可能短和寬，減少產生寄生電感的數值。

參? 考? 文? 獻

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