基于內聚力模型脫粘仿真的內埋芯片PI 分層研究

（江蘇長電科技股份有限公司研發中心，江蘇無錫 214432）

1 引言

近年來隨著手持式電子設備的普及，電子設備制造商對設備內部空間利用率要求越來越高，這一需求推動著芯片封裝朝越來越小型化、薄型化、高集成度方向發展。芯片埋入式封裝（Embedded Chip Package，ECP）技術作為解決方案之一受到青睞。芯片埋入式封裝可以使常規基板（Substrate）封裝表面平鋪式的貼裝方式轉而埋入下層基板內部，形成內外部的3D 結構，芯片不再占用基板表面積，可節省約30%的封裝總面積。芯片埋入技術的設計意圖是提升封裝的集成度，縮小封裝體積，縮短信號傳輸距離。伴隨著市場需求的提升，對芯片埋入式封裝工程問題的研究也逐漸增多。

芯片封裝界面在熱載荷作用下的分層失效一直是封裝可靠性研究的重點問題。REN 等采用掃描電鏡實驗和內聚力模型仿真的方法，研究了高密度三維堆疊封裝芯片之間不連續裂紋橋的復雜應力狀態，并模擬了損傷起始和演化過程[1]。TAY 等通過顯微鏡觀察了在熱載荷作用下透明塑封QFN 封裝形式分層的產生和擴展特征，并在有限元模型中模擬估算了界面斷裂能量[2]。李曉培等對芯片埋入式封裝中芯片/粘結膠界面的分層位置和界面損傷擴展問題展開了研究，并分析了芯片數量、芯片厚度、粘結膠楊氏模量等因子對分層失效的影響[3]。徐林等在塑料球柵陣列封裝PBGA 的可靠性分析中引入內聚力模型（Cohesive Zone Model,CZM），對熱循環作用下的SnAgCu 焊點/IMC 界面的脫層應力應變情況進行了研究，對各個界面分階段研究了界面損傷情況[4]。劉培生等根據斷裂參數-J 積分方法，仿真分析了芯片/塑封料界面的分層區域模型，探討了溫度和裂紋半徑對分層的影響[5]。

前人研究分層模型失效多發生于芯片、粘結膠、焊料、塑封料之間，未有芯片重布線層（RDL）-聚酰亞胺（PI）之間的分層研究。實際上芯片封裝過程中由于不同組件材料熱性能和機械性能的差異，材料結合界面端都或多或少存在應力集中現象，但只會在應力最大處首先產生分層。芯片的保護材料以聚酰亞胺材料為主，在溫度變化時會發生膨脹和收縮，當和其他材料熱膨脹系數失配時，接觸界面會發生分層或者斷裂等失效問題[6]。由于芯片埋入式基板在封裝過程中需經歷至少一個熱回流過程，此時，由于基板中ABF、Cu、PI 等材料同硅質芯片熱膨脹系數具有較大的差異性，導致在高溫區和降溫區基板各材料之間膨脹和收縮，過程中產生的熱應力影響了內埋芯片的可靠性。

本文在廣泛查閱了國內外相關研究的文獻后，結合實際工程問題，采用內聚力模型分析芯片埋入式封裝PI 分層的問題，借助有限元仿真軟件對分層失效模式進行仿真，并提出了優化設計方案。

2 界面斷裂與內聚力模型理論介紹

2.1 界面斷裂理論

我們把兩種不同或者相同的材料，利用某種結合方式連接在一起使用的結構或組合材料稱為結合材料，而其結合部稱為界面[7]。界面的斷裂力學主要用能量釋放率或裂紋尖端的應力場和形變場來描述[8]。顯然，當界面斷裂能量大于結合能量，或者界面應力應變的幅度達到斷裂臨界點時，界面產生分層。

2.1.1 能量釋放率

基于Griffith 理論，在線性彈性體中，界面斷裂能量（G）等于假設某一材料內部產生長度為2a 的裂紋時消耗的內部應變能，可以表示如公式（1），其中σ 為應力，E 為楊氏模量。

2.1.2 應力強度

實際結合材料一般沒有界面裂紋，但是由于在界面端具有應力奇異性(1/r1-λ)，破壞一般從界面端開始，根據界面端奇異應力場的知識，界面端附近的奇異應力可以表示為公式（2）[7]：

由于這是一個單參數場，因此，可以直觀地認為存在一個與應力強度系統K 相關的臨界值，當K≥KC(λ)，破壞條件達到臨界值。對于單一斷裂模式，應力強度和能量釋放率的關系可以表示如公式（3），其中v 表示泊松比，E 為楊氏模量。

因此，界面斷裂力學的兩個描述準則，具有特定情況下的名義關系。

2.2 內聚力模型

界面分層可以用傳統的斷裂力學方法分析，也可以通過體現分離層之間牽引力的弱化關系，直接引入斷裂機理，從而引入臨界斷裂能，也就是分離界面產生表面所需的能量。這種技術稱為內聚力材料（Cohesive Zone Material）模型。

如圖1 所示，界面分層可以分為3 種類型，分別為：KⅠ型，分離方向只垂直于界面的張開模型；KⅡ型，分離方向切向于界面的滑開模型；KⅢ型，分離方向在垂直/切向界面同時存在的撕開模型。

圖1 斷裂模型的3 種類型

對于混合模型，可以當作各種斷裂模型的相互作用模型，也可分析單一分模型，本文只討論不包含剪切力的I 型脫粘模型[9]。圖2 顯示了界面分層的過程。OA 段為彈性負載階段，AC 段為彈性減弱階段，脫粘起始于A 點，到C 點界面完全分離，應力減小為0，A點為應力最大點。根據能量釋放率理論，OAC 線段的下方即臨界斷裂能區域，通常為OB 這種某一斜率的線性增長能量。

圖2 法向接觸應力與接觸間隙關系曲線[10]

3 PI 分層的內聚力模型脫粘仿真

3.1 實例介紹

埋入式封裝結構由芯片埋入式基板、被動元件及塑封材料組成。當表面焊接元件時需要過回流爐，回流爐溫度最高能達到260 ℃，在升溫與降溫時芯片埋入式基板內層材料由于熱膨脹系數不同，結合界面承受不同的熱應力，當脫粘能量達到材料分離臨界點時將發生分層。本文重點研究芯片埋入基板內層的應力分布，如圖3 所示為實驗樣品結構示意圖。圖4 為實驗產品經過回流爐（最高255 ℃）之后的切片圖，實驗顯示埋入芯片RDL 銅層與上層PI 之間在T0產生了裂紋，可能會影響產品可靠性。

圖3 芯片埋入式封裝堆疊結構示意圖

圖4 分層切片掃描電鏡圖

3.2 模型建立

進一步實驗排除了其他因子影響，發現埋入芯片分層只與基板材料和熱制程相關。由于基板在水平方向上的長度和寬度遠遠大于垂直方向上的厚度，材料結合處產生的應力等于剪切力和剝離力之和[11-12]，所以為了便于分析，模型做如下假設：

1)簡化為只存在法向形變而忽略切向應力應變；

2)模型為各向同性完全彈性體，即服從胡可定律，而且彈性常數不變；

3)模型處于均勻溫度場，且溫度在結構上均勻分布；

4)忽略模型中的濕氣膨脹應力和材料性狀變化，只考慮形變產生的應力。

由于整條基板建模數據太大，為減少計算，模型只截取基板帶芯片位置的一小塊區域，包含芯片、重布線層（RDL）、絕緣層(ABF/PI)、銅柱和線路層特征，模型尺寸1 mm×0.5 mm，Dvia=0.05 mm，pad 尺寸為0.8 mm×0.4 mm。如圖5 所示，基板為上下對稱結構，中間絕緣層ABF 之間埋入芯片。又由于模型對于銅柱呈四邊對稱結構，模型進一步簡化為四分之一模型，如圖6 所示。

圖5 芯片埋入式基板簡化模型

圖6 基板四分之一簡化模型

3.3 仿真分析

ANSYS 是業界優秀的靜力學有限元仿真軟件，本文借助ANSYS Workbench 模擬基板模型在熱載荷下的變化過程。通過查詢材料手冊，模型中涉及的材料屬性如表1 所示。

實驗回流爐的溫度作為熱載荷如圖7 所示。

模型邊界條件為底部三端點約束，A 端點限制全部X、Y、Z 方向位移，B 端點X 方向自由,C 端點Y 方向自由，假設基板各材料零應力溫度為125 ℃，網格劃分規則六面體采用掃掠，無法掃掠的采用四面體，在重點關注的芯片上層材料網格細化，共612397 個單元，如圖8 所示。

表1 材料參數[13]

圖7 回流溫度載荷曲線

3.4 仿真結果與實驗對比

3.4.1 熱應力仿真

求解不同溫度下的模型von-Mises 等效應力最大值，如圖9 所示，當溫度為250 ℃時，模型的熱應力最高。

進一步分析芯片PI 層應力應變情況，仿真結果如圖10 所示，可見在PI-RDL 結合邊緣處具有應力最大值，形成應力集中，可能導致界面分層。

3.4.2 內聚力模型的脫粘仿真

脫粘模型基于能量釋放率，根據表1，聚酰亞胺(PI)與銅面的剝離強度為0.29 kgf/cm，換算為臨界斷裂能為284.2 J/m2。仿真結果顯示，模型在升溫至250 ℃之前未發生分層，在降溫區逐漸發生分層，并至25 ℃達到最大值。分層模型如圖11 所示，界面分離距離不足1 μm，與圖4 實驗結果一致。該仿真為I 型法向脫粘模型，忽略了實際中存在的表面粗糙度和機械結構力等影響結合力的因子。

圖8 模型網格劃分

圖9 應力-溫度仿真結果

圖10 模型整體與PI 局部應力-應變云圖

圖11 PI 與銅界面分層仿真

3.4.3 材料厚度優化方案仿真

實驗還針對應力集中區域PI 和其上銅線路的厚度變化對von-Mises 應力最大值的影響進行了仿真。結果顯示，較厚的PI 和較薄的銅厚可以減少應力值，但影響不明顯（大約9%），數據如圖12 所示。

圖12 材料厚度對應力的影響對比

4 總結

論文通過ANSYS 有限元仿真軟件，建立芯片埋入式封裝基板模型，并模擬封裝熱制程環境，對材料界面分層位置和過程進行了模擬仿真。仿真結果表明，材料供方提供的材料在銅面剝離強度規格達不到工藝需求，在回流降溫區域會產生分層，等效應力最大值在PI 與銅結合的邊角處，約為121 MPa。仿真結果同時表明材料厚度和線路厚度對熱應力的影響空間較小。分析結果能夠對芯片埋入式封裝開發材料選型和實驗計劃提供參考。