基于FPGA 與DDS 的頻率特性測試儀的設計

張強，崔永俊

（中北大學儀器與電子學院儀器科學與動態(tài)測試教育部重點實驗室，山西太原 030051）

頻率特性測試儀是用來對待測網絡的傳輸特性進行測量的儀器。傳統(tǒng)的掃頻儀是利用手動改變頻率的方式逐點進行測量，這種設備的內部結構較為繁瑣，體積較大，易被干擾，性價比低，測量到的結果也有不小的誤差，操作起來比較麻煩，很難達到普及[1-2]。近年來，隨著電子技術的發(fā)展，掃頻儀也在不斷地朝著數字化、小型化、低功耗、低成本的方向發(fā)展。而且，直接數字頻率合成（DDS）技術[3]、LCD 顯示等技術的更加成熟，進一步推動了掃頻儀的發(fā)展。在此基礎上，該設計選用DDS 芯片AD9852 作為激勵源，產生1～90 MHz 的正弦信號，采用AD8302 進行幅相檢測，采用FPGA 芯片實現(xiàn)對整個系統(tǒng)的控制與數據處理，將最終測量結果通過LCD 顯示出來。

1 系統(tǒng)總體設計方案

頻率特性測試儀系統(tǒng)由信號源電路、被測網絡、幅度相位檢測電路、FPGA 控制及數據處理部分、顯示電路組成。總體方案如圖1 所示。

圖1 總體方案框圖

頻率特性有兩種測量方法，一種是沖擊響應測試法，另一種是掃頻測試法[4]。其中，沖擊響應測試法無需設計掃頻信號源，后續(xù)也不需要設計幅度相位檢測，可以縮小電路的設計量，但是對于高頻信號而言，這種方法需要很高的采樣速率與很多的采樣點，會造成很大的計算量，且信噪比低，導致最終測量結果的準確度和精度都不高，只能用在對低頻信號的測量中。掃頻測試法適用于頻率范圍比較寬的場合，要求有一個掃頻的信號源與相應的頻率相位檢測電路，計算量較小，信號的信噪比高，測量精度高，故文中采用掃頻測試法。

信號源模塊的設計包括信號發(fā)生電路和信號調理電路。信號發(fā)生電路采用DDS 芯片AD9852 實現(xiàn)，產生信號的輸出頻率、步進、幅值、相位都可以通過寄存器來調整。信號調理電路是對信號源產生的信號進行噪聲抑制和調控信號的輸出功率。

幅度相位檢測電路用于檢測被測網絡的幅度差與相位差，完成A/D 轉換后，送給FPGA 處理。

FPGA 控制及數據處理單元用于對整個系統(tǒng)的控制、數據的處理與交互。一方面，對掃頻信號源進行控制，另一方面，控制模數轉換，將數據處理之后再通過顯示電路顯示結果。

顯示電路是顯示測試的結果與設置值，結果包含幅值、相位、功率等信息。

2 系統(tǒng)電路設計

2.1 信號源電路

信號源的設計采用專門的DDS 器件AD9852，其內部自帶倍頻，在提供一個低頻時鐘后就可以達到300 MHz 的工作頻率，輸出的不失真頻率為最高時鐘頻率的40%；帶有兩個48 位的頻率寄存器，能夠實現(xiàn)很高的頻率分辨率；帶有兩個14 位的相位寄存器，使相位分辨率高達14 位；具有較高的輸出雜散性能，輸出的頻率中，有用頻率之外的頻率基本都會被抑制處理掉，具有優(yōu)良的動態(tài)性能[5]。自帶的D/A 轉換器能直接輸出模擬信號，再通過比較器，就可以輸出頻譜干凈，頻率、步進及相位均可控的模擬信號。

DDS 利用采樣定理，通過查找表法來產生特定頻率的波形[6-7]。其原理如圖2 所示。

圖2 DDS工作原理圖

DDS 輸出信號頻率f0與頻率控制字K和參考時鐘頻率focs成正比例的關系，其DDS 輸出信號頻率f0可表示為：

其中，N為頻率寄存器位數。

令K為1，可以得到其分辨率Δf：

2.2 低通濾波器設計

為了濾除信號源產生信號中的諧波分量，還需要再連接一個濾波器。對比如下幾種濾波器的平方幅頻響應特性，對于相同階數的低通濾波器而言，巴特沃斯濾波器的過渡帶較長，坡度較緩，下降地較慢；切比雪夫兩個類型的濾波器分別在通頻帶與衰減帶存在著紋波；貝塞爾濾波器幅頻響應最差，但相位卻極好；橢圓濾波器由相互對稱的紋波存在于通頻帶和衰減帶，但其過渡帶最窄，下降速度最快[8-9]。綜合考慮，選擇無源橢圓低通濾波器來實現(xiàn)。

在系統(tǒng)濾波器設計中，要輸出90 MHz 的信號，橢圓濾波器的階數為7 階，截止頻率設為110 MHz，其特性曲線如圖3 所示。為了達到最佳效果，需要調整濾波器的參數，通過不斷地測試，最終確定了如圖4 所示的參數，其頻譜特性最佳。

圖3 橢圓低通濾波器特性曲線

圖4 橢圓低通濾波器設計

2.3 增益相位檢測電路

為了提高系統(tǒng)測量幅值相位的精度及系統(tǒng)的穩(wěn)定性，系統(tǒng)采用AD8302 來做檢測。AD8302 是專門用來檢測幅值和相位的集成器件，使復雜的檢測電路設計大大簡化，而且更加便于控制[10-12]。使用AD8302 檢測還需要將信號的功率調整到-60 dBm 到0 dBm 之間，同時，為了保護器件，需要對信號功率進行調整。系統(tǒng)采用操控簡單的增益放大器AD603對激勵源輸出信號的功率進行調整，調整到AD8302能檢測的范圍內[13-14]，功率放大電路如圖5 所示。AD8302 的輸出量為模擬量的增益和相位，需要先將其轉換為數字量再送入FPGA 處理，采用在輸出端接一個模數轉換器用來將檢測結果轉化為數字量，選用多通道模數轉換器—AD7865 來實現(xiàn)，它具有性能高、速度快、功耗低的特點，帶有4 個14 位可以同步進行轉換的ADC 通道，單個通道的轉換時間為2.4 μs。

圖5 增益放大電路

圖6 相增益位檢測電路

AD8302 檢測器件是將輸入信號的幅值之比變成電壓比輸出，輸出范圍在0 到1.8 V 之間，相位差也是電壓之比，輸出的0 到1.8 對應相位差大小為0°到180°。此外，AD8302 只能檢測相位在0 到180 度之間，并不能夠顯示出是超前了還是滯后了，所以，需要再添加一個極性判斷電路來進行判別。判別電路主要由史密斯觸發(fā)器和D 觸發(fā)器組成，先將輸出的正弦波整形為方波，再經過D 觸發(fā)器，最后連接到FPGA 控制芯片上。相位極性判斷電路如圖7所示。

2.4 控制及處理模塊

圖7 相位極性判斷

頻率特性測試儀的控制及數據處理模塊采用Xilinx 公司生產的Spartan3 系列的FPGA，型號為XC3S50，其具有豐富的可編程邏輯資源，可以用來擴展的I/O 口較多，有眾多的數字信號處理資源專用的18×18 乘法器，有豐富的分布式RAM 和BRAM 便于數據的緩沖與讀取。掃頻儀主要用于進行時序控制，DDS、ADC、LCD 顯示模塊都與其相連接，實現(xiàn)掃頻儀各部分的功能。

3 系統(tǒng)軟件設計

3.1 軟件設計流程

該系統(tǒng)以FPGA 為主控芯片，控制著AD9852 產生掃頻信號，控制整個系統(tǒng)各部分的邏輯功能，同時，將數據進行處理再經LCD 顯示[15]。開始工作后，首先會進行初始化，然后等待執(zhí)行按鍵功能，檢測到圖8 所示的按鍵時，會執(zhí)行對應的功能，輸出相應的信號、顯示相應的測量結果。設計流程如圖8所示。

圖8 軟件設計流程圖

3.2 信號源邏輯設計

在ISE 軟件中，使用VHDL 編寫掃頻程序，其中，波形的變化是通過設置信號的頻率步進寄存器DFW 的值和邊沿速率計數器的值來改變的。將上限頻率和下限頻率分別寫入FTW1 和FTW2 中。在更新時鐘到來時，電平高低跳轉，代表頻率f1和f2之間切換，完成掃頻信號輸出。DDS 控制時間步進的邊沿速率計數器計滿時，輸出脈沖信號，頻率累加器收到脈沖信號后，與Delta 頻率寄存器累加一次，累加值通過加法器與頻率控制字相加，相加結果輸入到相位累加器，最后形成DDS 正弦波查找表地址。圖9 為激勵掃頻流程圖。

圖9 激勵信號源掃頻流程圖

4 測量結果

為了驗證掃頻儀的功能與準確度，設計了一個中心頻率為50 MHz 的雙T 帶阻網絡，將帶阻網絡元器件的參數代入如下的傳遞函數：

其中，Q=0.25,ω0=1/RC=3.18×10-9。

在Matlab 中對其進行仿真[16]，對應的仿真結果如圖10 所示。從圖中可以看出，隨著信號源輸出信號頻率的提高，待測網絡通過信號的能力快速降低，當頻率達到50 MHz 時，信號通過能力達到了最小值；當過了50 MHz 后，隨著信號源輸出信號頻率的提高，雙T 帶阻網絡的信號通過能力會有較為緩慢的提升。對應的相頻特性為：隨著信號源頻率的提升，相位慢慢落后，當頻率接近50 MHz 時，相位達到-90°，在隨后頻率的提升中，相位會突變至+90°，而后慢慢落回。這個結果與仿真結果基本一致，從而證明該頻率特性測試儀的正確性與可靠性。

圖10 MATLAB仿真圖

為了驗證測量結果的準確性，將掃頻儀測量的結果與采用點測法測得的結果進行對比，幅值誤差的絕對值不超過0.03 V，相位誤差的絕對值不超過3°。測量結果如表1 所示。

5 結束語

該設計的信號源用DDS 技術實現(xiàn)，輸出信號的幅度誤差小于1.5%，相位誤差小于1°，掃頻范圍為1～90 MHz，步進可在該范圍內設置，同時，可以輸出該范圍內的任一固定的頻率。采用高性價比的FPGA 作為數據處理與控制單元，具有易于開發(fā)與控制等優(yōu)點。設計的頻率特性測試儀，可以對待測網絡進行點測或者掃頻測量，同時使用了專門的檢測器件AD8302 測量。該頻率特性測試儀的準確度高，幅值誤差在0.5 dB 以內，相位誤差在3°以內；且基本實現(xiàn)了全數字化，系統(tǒng)易于操作，測量結果準確，穩(wěn)定性強，頻率測量范圍寬，能廣泛應用于頻域分析領域。

表1 掃頻儀與點頻測量法測量結果及對比