全數字雙混頻鑒相技術亞穩態抑制方法研究

崔廣利，向渝，華宇

全數字雙混頻鑒相技術亞穩態抑制方法研究

崔廣利1,2,3,4，向渝1,2，華宇1,2,3,4

（1. 中國科學院 國家授時中心，西安 710600；2. 中國科學院 精密導航定位與定時技術重點實驗室，西安 710600；3. 中國科學院大學，北京 100049；4. 中國科學院大學 電子電氣與通信工程學院，北京 101048）

全數字雙混頻鑒相技術（DDMTD）是一種高精度的相位檢測技術，在White Rabbit中主要負責完成兩路同周期信號的高精度相位差檢測。在全數字雙混頻鑒相技術中，可以根據實際功能進行功能模塊劃分，信號采樣放大模塊中通常使用D觸發器將輸入信號的周期進行采樣放大，但會存在明顯的亞穩態問題。本文主要通過改進DDMTD中信號采樣放大模塊的設計方案來降低亞穩態對鑒相結果的影響，減小DDMTD相位差檢測誤差。實驗采用40MHz信號進行測試實驗，經過原方案與改進方案的結果比對可以得出改進方案對于信號邊沿毛刺問題的改善有著明顯效果。

White Rabbit；相位差檢測；D觸發器；觸發器亞穩態

0 引言

相位檢測技術在電路設計中有著廣泛的需求，對于不同的應用場景存在著不同的具體要求。目前，比較常見的相位檢測技術包括：比相法、差拍法、頻差倍增法和雙混頻時差法[1]。相關方法根據實際的應用場景、誤差大小情況、對于參考頻率源要求等方面都存在一些差異，但是上述方案存在無法集成在全數字方案中的缺點，無法應用于高度集成需求的全數字方案設計。全數字雙混頻鑒相技術（digital dual mixer time difference，DDMTD）[2]是一種全數字方案設計的相位檢測技術，其在White Rabbit技術中占據著重要地位。White Rabbit是一種高精度的時鐘同步技術，可以實現亞納秒級別的時間同步，主要綜合了同步以太技術、精密時間同步協議、全數字雙混頻鑒相技術。全數字雙混頻鑒相技術是決定White Rabbit是否能夠實現亞納秒時鐘同步的關鍵部分之一[3]，在White Rabbit中發揮著不可替代的作用。全數字雙混頻鑒相技術根據實際功能主要分為三大功能模塊：信號采樣放大模塊、信號處理模塊、結果輸出模塊。其中，在信號采樣放大功能模塊中使用D觸發器完成信號采樣放大的功能，然而當D觸發器輸入信號與時鐘信號頻率特別接近的時候，放大輸出的信號會存在明顯的亞穩態問題[4]，影響相位檢測結果的精度與準確度。因此，本文提出了全數字雙混頻鑒相技術改進方法，試圖解決亞穩態問題，進而為實現White Rabbit的全數字設計的改進奠定基礎。

1 全數字雙混頻鑒相技術原理

全數字雙混頻鑒相技術是基于模擬雙混頻時差法改進而得來的，傳統的模擬方案中通過將高頻信號降頻，信號降頻之后會保證待測信號與參考信號之間的相位差信息不發生改變，對降頻之后的參考信號與待測信號進行拍頻便可獲得這兩路信號的相位差測量值[5]，其基本框圖如圖1所示[6]。

圖1 雙混頻時差法技術框圖

圖1中，

經過低通濾波器之后可得：

同理，可知：

White Rabbit是一種高精度的時鐘同步技術，通過FPGA（field programmable gate array）完整實現核心功能，具有精度高、集成度高并且成本低的特點[9]。作為關鍵技術之一的全數字雙混頻鑒相技術需要完整地集成在FPGA中，此時相位檢測技術需要面對的信號是數字信號，而且要求具有較高的集成度，所以模擬相位差檢測方案沒有辦法使用，需要將模擬方案改為全數字方案才可以作為White Rabbit中相位檢測技術進行使用[10]。全數字雙混頻鑒相技術的基本原理和模擬混頻鑒相技術基本原理是一樣的：在信號采樣放大模塊中將兩路數字信號都按照同樣的倍數進行采樣放大，由于兩個數字信號的相位差也進行同比例放大，此時只需要測量出放大之后兩個數字信號的相位差，然后同比例縮小，即可求出兩路原始數字信號的實際相位差[11]，其基本的邏輯框圖如圖2所示[9]。

圖2 全數字雙混頻鑒相技術基本框圖

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2 全數字雙混頻鑒相技術誤差分析

全數字雙混頻鑒相技術采用全數字結構，其在相位檢測的過程中會存在諸多干擾，使得測量結果與實際值之間存在較大的誤差。對于全數字雙混頻鑒相技術中會對測試結果產生誤差的部分進行了如下分析：

① 信號采樣放大模塊：該模塊采用D觸發器作為信號采樣放大的關鍵結構，并且兩個D觸發器的時鐘信號頻率十分接近其輸入信號頻率，這也就會導致兩個D觸發器的輸出信號因為觸發器亞穩態問題造成放大之后的信號邊沿存在很多的毛刺，而對于該結構中亞穩態問題是導致毛刺過多的主要原因之一[12]。觸發器亞穩態的出現是一種概率問題，亞穩態窗的寬度隨寬度增大而概率降低。而對于毛刺輸出的問題，全數字雙混頻鑒相技術主要是由觸發器亞穩態影響而導致，輸出信號存在較多的毛刺會影響信號處理模塊對于信號邊沿提取結果的穩定度，影響相位差測量結果。為了驗證該結論，針對信號采樣放大模塊部分進行了實際的測試實驗，實際的輸出信號情況如圖3所示。

圖3 原始方案輸出信號

通過實際測試可以看出原始方案的信號采樣放大模塊輸出信號存在著很明顯的毛刺問題，該問題會直接影響信號邊沿的提取結果，導致最終相位差測試結果與實際結果之間存在較大偏差。

② 信號處理模塊：在信號處理模塊中采用了Bit Value Median（后續簡稱：BVM）算法來實現信號邊沿的確定。BVM算法的實現原理示意圖[9]如圖4所示：

高電平時間（ttp）

3 全數字雙混頻鑒相技術改進設計

毛刺產生的最主要原因之一是D觸發器亞穩態問題。對于解決觸發器亞穩態問題，通常采用如下方法：采用亞穩態時間窗會比較窄的快速觸發器；采用同步多級觸發器級聯方式；采用性能更加優秀的觸發器；降低采樣頻率；時鐘邊沿變化速度快的輸入時鐘信號[4]。但對于純數字方案設計的全數字雙混頻鑒相技術而言，D觸發器采用的是FPGA的core，而且時鐘頻率在一些應用場景之中是固定的，因此只有采用D觸發器多級級聯的方式是可行的。

圖5 全數字雙混頻鑒相技術改進設計邏輯框圖

在改進之后的方案中，輸入信號與時鐘信號經過第一級的觸發器之后，由于時鐘信號與輸入信號頻率十分相近，會導致輸出信號觸發器亞穩態問題很明顯，這對于信號上升邊沿的確定的準確性有著嚴重的影響。經過兩級D觸發器進行緩存，輸出信號的觸發器亞穩態問題會得到改善，便于通過算法對輸出信號的上升邊沿進行確定，對于最后相位差檢測結果的誤差減小有幫助。

在改進設計中，針對信號采樣放大模塊進行了改進，在原方案基礎上增加了兩級D觸發器。為了驗證該設計的有效性，針對該模塊進行了實際的測試實驗，實驗條件與原方案的實驗條件保持一致，測試結果如圖6所示。

圖6 改進方案輸出信號

通過測試結果可以看出，信號放大模塊在增加了兩級D觸發器之后，采樣放大信號的輸出情況明顯得到了改善，改進方案輸出信號毛刺數量明顯少于原方案輸出信號毛刺數量，有利于后續信號邊沿提取的穩定性。

4 測試實驗與結果分析

表1 不同放大倍數毛刺情況測試

在該測試實驗中，使用FPGA內部的PLL生成D觸發器的時鐘信號，但是由于平臺性能限制，在PLL中設置放大倍數的時候存在倍數無法除盡的情況，導致PLL無法按照設置倍數輸出特定頻率的信號。因此，在本次實驗中僅對40 MHz信號進行了測試分析，并未對White Rabbit中使用的125 MHz信號進行實際的測試實驗。

在40 MHz輸入信號的條件下，進行了多次的測試實驗。通過表1的結果顯示，在放大倍數設置為256時，采用原方案的單D觸發器進行信號采樣放大的方案毛刺的寬度可以達到87 ns，而改進方案中，增加了兩級D觸發器做緩存的結構，多次的測量結果顯示輸出信號的上升邊沿亞穩態影響明顯減小，亞毛刺的寬度可以減少為53.5ns；在放大倍數設置為128時，采用原方案的單D觸發器進行信號采樣放大的方案毛刺的寬度可以達到31 ns，而改進方案的輸出結果為10 ns。通過測試結果的比對，可以得出如下結論：

① 放大倍數越大，毛刺出現的概率會越大，并且毛刺寬度也會越大；

② 改進方案對于信號亞穩態狀況的改善是有效的，增加兩級D觸發器進行緩存的處理方案可以有效地減小毛刺寬度；

由此可見，在全數字雙混頻鑒相技術中，采用兩級D觸發器緩存的方案可以改善輸出信號的亞穩態問題。測試實驗中使用的是40 MHz的時鐘信號進行的，結果顯示可以有效地降低亞穩態問題，而對于White Rabbit使用的125 MHz信號，該方案也有同樣的效果。對于全數字雙混頻鑒相技術而言，采樣放大模塊輸出信號的毛刺問題單單采用如上述的改進方案并不能夠完全的解決，這就需要信號處理模塊對毛刺進行處理并進行邊沿的提取工作。這里對毛刺處理目的是減小毛刺寬度，使信號邊沿在提取的時候結果更加的穩定，使相位檢測結果更加的準確。

5 結語

在全數字雙混頻鑒相技術中，改進方案采用兩級D觸發器緩存來抑制觸發器亞穩態問題，通過實際的測試實驗可以得知該方法具有顯著的效果。測試實驗中使用40 MHz時鐘信號頻率，測試結果顯示改進方案可以明顯減小亞穩態導致的毛刺過寬的問題，有利于信號處理模塊中邊沿提取結果的穩定性。

[1] 何慧征. 數字式雙混頻時差測量系統的研究設計與仿真實現[D]. 北京: 北京工業大學, 2014.

[2] MOREIRA P, ALVAREZ P, SERRANO J, et al. Digital dual mixer time difference for Sub-Nanosecond time synchronization in Ethernet[J]. 2010 IEEE International Frequency Control Symposium, Newport Beach: IEEE, 2010: 449-453.

[3] DANILUK G. White Rabbit PTP Core the sub-nanosecond time synchronization over Ethernet[D]. Warsaw: Warsaw University of Technology, 2012: 9-11.

[4] 霍華德 J, 馬丁 G. 高速數字設計[M]. 沈立, 朱來文, 陳宏偉, 等, 譯. 北京: 電子工業出版社, 2002.

[5] 胡錦倫. 一種雙混頻時差測量系統[J]. 計量學報, 1982, 3(3): 223-226.

[6] 徐超, 劉軍良, 胡永輝. 雙混頻時差測量系統的誤差分析與試驗研究[J]. 時間頻率學報, 2018, 41(3): 206-213.

[7] 閆菲菲, 馬紅皎, 何在民, 等. 基于FPGA和TDC芯片的高精度時間間隔計數器研制[J]. 時間頻率學報, 2019, 42(1): 33-42.

[8] 劉正陽, 劉音華, 李孝輝. 基于FPGA的TDC系統偏差修正方法的研究[J]. 時間頻率學報, 2019, 42(2): 142-150.

[9] WLOSTOWSKI T. Precise time and frequency transfer in a White Rabbit network[D]. Poland: Warsaw University of Technology, 2011.

[10] LIPI?SKI M, W?OSTOWSKI T, SERRANO J, et al. White rabbit: a PTP application for robust sub-nanosecond synchronization [C]//2011 IEEE International Symposium on Precision Clock Synchronization for Measurement, Control and Communication, Munich, Germany: IEEE, 2011: 25-30.

[11] 潘維斌. LHAASO實驗高精度時間測量系統研究[D]. 北京: 清華大學, 2014.

[12] 汪路元. FPGA設計中的亞穩態及其緩解措施[J]. 電子技術應用, 2012, 38(8): 13-15+19.

[13] ANONYMOUS. Altera Corporation; Altera’s embedded systems development Kit accelerates the creation of cyclone III FPGA- based embedded designs[J]. Robotics & Machine Learning, 2009.

Research on meta-stable suppression method of digital dual mixer time difference

CUI Guang-li1,2,3,4, XIANG Yu1,2, HUA Yu1,2,3,4

(1. National Time Service Center, Chinese Academy of Sciences, Xi’an 710600, China;2. Key Laboratory of Precise Positioning and Timing Technology, Chinese Academy of Sciences, Xi’an 710600, China;3. University of Chinese Academy of Sciences, Beijing 100049, China;4. School of Electronics and Communication Engineering, University of Chinese Academy of Sciences, Beijing 101048, China)

Digital dual mixer time difference(DDMTD) is a high-precision phase detection technology. In White Rabbit, it is mainly responsible for the high-precision phase difference detection of two same-cycle signals. In the DDMTD, function modules can be divided according to the actual functions. The signal sampling amplifier module usually uses a D flip-flop to sample and amplify the period of the input signal, but there will be obvious metastable problems. This paper mainly improves the design scheme of the signal sampling and amplifying module in DDMTD to reduce the effect of metastable state on the phase discrimination result and reduce the detection error of DDMTD phase difference. Our experiment uses a 40 MHz signal for the test experiment. By comparing the results of the original scheme and the improved scheme, we conclude that the improved scheme has a significant effect on the improvement of the signal edge glitch.

White Rabbit; time difference detect; D flip-flop; trigger metastable

10.13875/j.issn.1674-0637.2021-01-0010-07

崔廣利, 向渝, 華宇. 全數字雙混頻鑒相技術亞穩態抑制方法研究[J]. 時間頻率學報, 2021, 44(1): 10-16.

2020-05-15；

2020-06-19

中國科學院國家授時中心“青年創新人才”資助項目（國授發字〔2017〕48號）