基于JESD204B 的1 GS/s、16-bit 數據采集系統研究

李海濤 ，李斌康 ，田 耕 ，阮林波 ，張雁霞

(1.西北核技術研究所，陜西 西安 710024；2.強脈沖輻射環境模擬與效應國家重點實驗室，陜西 西安 710024)

0 引言

隨著微電子技術、半導體制造工藝的飛速發展，越來越多的數據采集系統基于“ADC+FPGA”的架構，實現定制化的性能參數。一般情況下，模擬信號輸入ADC 進行模擬數字轉換，ADC 輸出采樣數據至FPGA；當ADC輸出的采樣數據率高于FPGA 內部邏輯資源的處理速率時，FPGA 不能直接接收數據進入其內部邏輯資源，需要對輸入數據進行接收轉換、延時調整和降速處理等操作之后，才能進入FPGA 內部處理；再通過外部總線協議讀取FPGA 內部的緩存數據，做在線數據分析或離線數據分析。

國內對數據采集系統的研究正在蓬勃開展，取得了很大的進步和成果：2012 年，中國科學技術大學唐紹春基于時間交替并行采樣技術研制了10 GS/s、8-bit 的數據采集系統[1]；2013 年，中國科學院高能物理研究所鄒劍雄研制了4 GS/s、12-bit 數據采集系統[2]；2019 年，中國科學技術大學梁昊研制雙通道5 GS/s、10-bit 數據采集系統[3]；2019 年，成都電子科技大學周楠研制了5 GS/s、12-bit 數據采集系統[4]；2019 年，成都電子科技大學蔣俊、楊擴軍基于時間交替并行采樣技術研制了20 GS/s、8-bit 數據采集系統[5]；2019 年，中國工程物理研究院二所吳軍研制了6.4 GS/s、12-bit 前置數據采集系統，應用于脈沖輻射場診斷。

國內外公司也推出很多的示波器產品等，包括中國的公司如普源精電科技(RIGOL)基于自研的鳳凰座(Phoenix)示波器ASIC 芯片組，研制的DS8000 示波器性能達到10 GS/s、8-bit。美國Tektronix 公司研制的高分辨率示波器如MSO58LP，性能達到3.125 GS/s、12-bit；美國Teledyne 公司研制的高分辨率示波器如HDO8108A，性能達到2.5 GS/s、12-bit，還有一款數據采集卡ADQ7，性能達到10 GS/s、14-bit；美國Gage 公司的Razormax 數據采集卡對應指標為1 GS/s、16-bit，TB3-EON數據采集卡指標為6 GS/s、12-bit；美國Spectrum 公司的M4x.2234-x4數據采集卡指標為5 GS/s、8-bit；美國Pico Technology 公司的Pico-Scope6407 數據采集卡性能為5 GS/s、8-bit；瑞士PSI 研發的SIS3305 數據采集卡性能為5 GS/s、10-bit 等。

圖1 1 GS/s、16-bit 數據采集系統硬件原理

可以看到，對數據采集系統的性能參數更多關注在采樣率上，以提高數據采集系統的時間測量精度為目的，針對超快前沿的信號波形，用高采樣率獲取足夠精細的時間信息。本文主要研究了高分辨率的數據采集系統，針對超大動態范圍的信號波形，用高分辨率獲取足夠精細的幅度信息。總體來說，前述的數據采集系統的垂直分辨率多為8-bit、12-bit，對應的動態范圍有限，約100 倍、700 倍，有效位低于10-bit，在幅度歸一化的情況下，最低可分辨1/700 的滿量程電壓幅值。有些探測器輸出信號的動態范圍大于1 000倍，為了既獲取整體波形，又獲取波形細節，12-bit 的分辨率就不能滿足要求。這種情況下，一般通過信號分路、信道量程搭接等操作，實現對信號的精細測量；為保證信號測量的精度，相鄰測量信道量程必須有較大的重疊部分，這會降低信道有限的動態范圍；此外，各信道的幅值誤差不同、時間誤差不同，量程搭接時會導致測量精度降低[6]。本文研制了一款采樣率為1 GS/s、分辨率為16-bit 的數據采集系統，采用一個信道對應一個探測器，既消除了分路、量程搭接引入的誤差影響，又節約了測量信道，實現了對大動態范圍信號的高精度測量。

1 數據采集系統研制

采用“ADC+FPGA”的架構，研制定制化的性能參數的高速高精度數據采集系統[7-10]，硬件原理如圖1 所示。目前，采樣率1 GS/s 以上、分辨率達到16-bit 的商業化的ADC 芯片大多沒有商用，選擇一款現有的商業ADC芯片，該芯片內部包含4 個250 MS/s、16-bit 的Pipeline 架構的ADC 通道[11]，采用片上時間交替(Time Interleaved)采樣技術實現1 GS/s、16-bit 的性能參數，通過SPI 接口配置ADC 輸出采樣數據率為5 Gbps/lane×8-lane。ADC芯片的有效位典型值約為11.5-bit(fin=10 MHz)，理論上可以實現2 800 倍的動態范圍。不同于傳統的采樣數據輸出接口協議采用的CMOS 驅動器、LVDS 驅動器等，ADC 輸出采樣數據接口采用了新的JESD204B 接口協議，JESD204B 協議采用CML 驅動器，具有數據傳輸率高、使用引腳少等優點，針對多路通道(lane)高速串行數據的同步，JESD204B 給出了確定性延遲的解決方案。

FPGA 芯片選擇Xilinx 公司28 nm 制造工藝的Kintex-7 系列，型號為XC7K325T-2FFG900I，芯片內部具有集成16 通道GTX 收發專用硬核，單通道GTX 可實現12.5 Gb/s 的數據率，通過配置JESD204B 鏈路上的Tx、Rx 和時鐘等的各項連接參數[12]，建立具有確定性延遲的JESD204B 鏈路，采用8 通道接收ADC 輸出的高達40 Gb/s 的采樣數據。FPGA 還實現了通過SPI 接口配置ADC 和LMK04828B 芯片工作狀態、通過IP 配置光纖接口和網絡接口同外部通信等功能。

JESD204B 高速串行接口協議的時鐘數據同步方式為自同步(Self-Synchronous)[13]，自同步方式將時鐘包含在數據流中進行編碼傳輸。這種方式使得時鐘和數據的延時路徑相同，能最優的保證時序收斂。選擇TI 公司的JESD204B 協議專用時鐘芯片，LMK04828B 芯片為系統提供器件時鐘、參考時鐘等，如圖1 所示，整個數據采集系統的時鐘同源，所有時鐘間的相位差保持穩定，這有利于JESD204B 鏈路的建立。研制的硬件實物圖如圖2所示。

圖2 1 GS/s、16-bit 數據采集系統實物圖

2 JESD204B 協議及實現

JESD204B 協議主要用于模數/數模轉換器(ADC/DAC)和邏輯器件之間(FPGA/DSP/ASIC)的高速率數據傳輸，最大支持12.5 Gb/s 的雙向傳輸數據率，分為3 個子類，分別是子類0、子類1、子類2，不同的子類區別主要是對傳輸通道間同步和鏈路上確定性延遲(Deterministic Latency，DL) 的測量和校正，JESD204B 的子類1 實用性強，使用也最為廣泛，子類1 使用器件時鐘(device clock，dclk)、系統參考時鐘(system reference clock，sysref)支持確定性延遲[14]。

典型的JESD204B 子類1 的連接如圖3 所示，和開放系統互連(OSI)給出的標準網絡七層協議相比，JESD204B協議只使用了其中的4 層，分別是應用層、傳輸層、數據鏈路層、物理層，各層需要完成特定的功能[11]。對發送端Tx 來說，應用層支持鏈路參數配置和數據映射，以便正確傳輸和解讀數據；傳輸層通過添加控制位或者結束位等方式實現轉換樣本與成幀byte 之間的映射，將數據包裝成幀，并根據需要完成加擾操作；在數據鏈路層，實現8b/10b 編碼，監測字符，建立同步的JESD204B 鏈路，監測和維護通道對齊；物理層完成數據串行、數據收發操作等。接收端Rx 的JESD204B 分層協議則進行反向操作過程；文中所述的JESD204B 鏈路建立連接，未經特殊說明，都是在數據鏈路層建立穩定連接。

一般來說，提到JESD204B 鏈路建立，講的都是JESD-204B 在數據鏈路層建立連接的過程，如圖4 所示[12]，具體分為三個過程：(1)Tx、Rx 收到外部提供的sysref 信號之后，確保內部器件時鐘dclk、幀時鐘(Frame Clock，FC)、本地多幀時鐘(Local Multi-Frame Clock，LMFC)等時鐘相位對齊。Tx 檢測到Rx 輸出的sync 信號拉低，在下一個多幀時鐘周期上升沿開始代碼組同步(Code Group Sync，CGS)過程，CGS 過程一般為一個LMFC 周期。(2)CGS 過程完成之后的下一個LMFC 周期開始初始化通道同步(Initial Lane Alignment，ILA)過程，一般情況下，完成ILA過程需要四個LMFC 周期。(3)之后開始數據傳輸過程(Data Transmission)，數據傳輸時，按照規則對特定數據進行字節替換，保證幀對齊和多幀對齊，實現確定性延遲。由于JESD204B 采用了8b/10b 的編碼方式，因此即使在數據傳輸階段，獲得了全帶寬傳輸，其數據傳輸效率也僅為80%。有5 個常用8b/10b 編碼的控制字符，功能是對數據流實時監測，保持JESD204B 鏈路的確定性延遲，它們分別是：/K/：/K28.5/，CGS 同步專用字符；/F/：/K28.7/，串行數據流中的幀對齊字符；/A/：/K28.3/，串行數據流中的多幀對齊字符；/R/：/K28.0/，ILA 中多幀對齊字符；/Q/：/K28.4/，ILA 中第二個多幀中第二個字節專用，配置字符。

圖3 典型的JESD204B 協議連接

圖4 JESD204B 在數據鏈路層建立連接的過程

JESD204B 鏈路不僅要建立穩定連接，還要保證鏈路的確定性延遲[15]。確定性延遲定義為從發送端Tx 的并行幀數據輸入至接收端Rx 解幀并行數據輸出所需的時間，該時間通常以幀時鐘周期、多幀時鐘周期或器件時鐘周期為單位進行測量。JESD204B 鏈路的確定性延遲具有三層含義：(1)對單個通道而言，延時具有可重復性，不隨多次上電或再同步事件而改變，即是確定性延遲不確定度(DLU)為0 個dclk；(2)對單個器件而言，鏈路上多個通道的延時具有可重復性，不隨多次上電或再同步事件而改變；(3)對多個器件而言，如果采用同一個時鐘源產生器件時鐘dclk、參考時鐘sysref 等，那么多個器件之間的所有通道延時具有可重復性，不隨多次上電或再同步事件而改變。為保證JESD204B 鏈路上多通道數據的同步傳輸，要求DL 在鏈路上電建立過程和鏈路重新建立過程中都是確定可測且可校準。DL 包括固定延遲和可變延遲共2 個部分，其中固定延遲主要由傳輸鏈路的物理層特性以及傳輸層中對幀參數的設置所決定，類似于latency 的概念；可變延遲則是由于傳輸過程中多個傳輸層的時鐘相位不對齊所產生，其本質是鏈路建立過程中代碼組同步(CGS)階段到初始通道對齊階段(ILA)的時間不確定性，在鏈路上電建立和鏈路重新建立過程中會變化；可變延遲可以準確測量，且在Rx 端的彈性緩沖器中可以校正。

為了保證Tx 端、Rx 端對確定性延遲的測量精度[16]，需要嚴格控制dclk、FC、LMFC 之間的相位差，sysref 可以實現JESD204B 鏈路上的時鐘初始相位對齊，保證對DL的精確測量。sysref 有三種工作模式：脈沖模式(pulsed sysref)、周期模式(periodic sysref)、間歇周期模式(gapped periodic sysref)。理論上，使用三種sysref 工作模式均可建立穩定的、具有確定性延遲的JESD204B 鏈路連接。根據文獻[10]結論，一般推薦使用脈沖sysref 建立具有確定性延遲的JESD204B 鏈路，圖5 給出了使用脈沖sysref 模式下的JESD204B 連接建立監測波形，圖中信號①為8-脈沖sysref 信號，頻率為3.906 25 MHz，信號②為sync波形監測，可見sysref 后，首先對齊dclk、FC、LMFC 等時鐘的相位，之后Rx 把sync 拉高并被Tx 監測到，開始CGS 過程，最終建立穩定的、具有確定性延遲的JESD204B 鏈路連接。

圖5 脈沖sysref 模式下的JESD204B 連接建立監測波形

在PCB 設計時，需要注意JESD204B 專用時鐘引腳及走線，這對建立JESD204B 鏈路的確定性延遲具有重要作用。對ADC 而言，其sysref、dclk 差分引腳固定，直接輸入即可；對LMK04828B 而言，其sysref、dclk 差分引腳固定，直接選擇一對輸出即可；對Kintex-7 而言，其GTX IP 核需要外部提供refclk、glblclk 和sysref 3 個時鐘信號，輸入較前兩者復雜。refclk 是JESD204B 收發的參考時鐘；glblclk 是IP 核的核心時鐘(core clock)，glblclk 頻率必須為通道數據傳輸率的1/40，作用包括抓取sysref的上升沿(充當dclk 的角色)和將syncb 置為低電平(Rx端，開始CGS 過程)等；refclk 頻率值等于glblclk 頻率值時，可以替代glblclk 作為核心時鐘，這樣可以節省1 對差分時鐘引腳，降低走線難度。圖6 所示為Kintex-7 GTX典型的時鐘輸入方式，refclk 需要從GTX 的專用時鐘引腳進入，之后經專用原語IBUFDS_GT 進入IP 核內部；glblclk 則是從FPGA 的專用時鐘引腳進入，經FPGA 內部原語IBUFDS 和BUFG 后進入IP 核內部；sysref 是從FPGA 的專用時鐘引腳進入，經FPGA 內部原語IBUFDS后進入IP 核內部。本文還測試了以下幾種非典型時鐘輸入方式：(1)如果glblclk 從GTX 的專用時鐘引腳進入的情況，可以使用專用原語IBUFDS_GT 和FPGA 原語BUFG 進入IP 核內部，因為IBUFDS_GT 和IBUFDS 延時不同，雖然實際測試中沒有發現時序不收斂的情況，但是不推薦使用；(2)如果glbdk 沒有從GTX 的專用時鐘引腳進入，而是從FPGA 的專用時鐘引腳接入，也可以使用IBUFDS 原語之后進入到IP 核內部，同樣也不推薦使用；(3)如果glblclk 或者refclk 的差分引腳反接，這種情況，可以在時鐘信號的輸出端進行反向設置，也可以在GTX IP 核內部更改差分引腳極性實現反向，反向操作引入的延時不可預知，同樣不推薦使用。以上幾種非典型時鐘輸入方式，雖然在周期sysref 模式下均可實現JESD204B 的確定性延遲，但不推薦使用。

圖6 GTX IP 核時鐘典型輸入方式

參考文獻[15]指出，在周期sysref 模式下，sysref 頻率會對ADC 的采樣數據造成頻譜污染，因此不推薦使用周期sysref 模式建立JESD204B 鏈路連接。本文專門對此進行研究驗證，結果如圖7 所示。在輸入端50 Ω 接地的情況下，分析得到ADC 的采樣數據，給出了脈沖sysref 模式和周期sysref 模式下的頻率譜密度分析，頻帶寬度DC～20 MHz，可以看到，3.906 25 MHz 的基頻及其諧波處并未見到明顯干擾，脈沖sysref 模式平均噪底(-115.5 dB)和周期sysref 模式的平均噪底(-115.8 dB)基本相同。綜上，考慮到JESD204B 鏈路的穩定建立和確定性延遲等因素，結合PCB 設計時的典型時鐘輸入方式和非典型輸入方式，推薦采用周期sysref 模式建立JESD204B 鏈路連接。

圖7 脈沖sysref 模式和周期sysref 模式下ADC 采樣數據頻譜分析

3 采樣數據分析

時間交替采樣技術可以在PCB 板上實現，也可以在芯片內部實現，目前很多的高采樣率、高分辨率ADC 芯片自身就是采用片上時間交替采樣技術實現的，大多數的芯片技術手冊上都有詳細描述，例如ADC 芯片手冊，明確給出其采用了4 個250 MS/s、16-bit 的Pipeline ADC 通道，使用時間交替采樣技術達到1 GS/s、16-bit 的性能。分析對比了兩種ADC 芯片，一款為TI 公司的ADS5400 芯片，指標為1 GS/s、12-bit；另一款為本文使用的ADC，采樣數據分析結果如圖8 所示，給出了在輸入端50 Ω 接地的情況下，ADS5400 和ADC 的頻率譜密度，ADS5400 的平均噪底約-109.5 dB，ADC 的平均噪底約-121.7 dB，這個噪底對應了兩款芯片的分辨率，根據有效位的計算公式，看到兩者相差12.2 dB，有效位相差約2-bit，符合手冊中給出的有效位典型值。ADC 的噪聲頻譜在250 MHz 頻率點有一個凸起，對應的就是250 MHz的ADC 單通道采樣頻率；與之對比的ADS5400 芯片，在200 MHz、400 MHz 頻率點有凸起，可以推斷，ADS5400 芯片采用5 片200 MS/s、12-bit 的Pipeline ADC 使用時間交替采樣技術達到1 GS/s、12-bit 的性能，雖然ADS5400手冊中沒有明確給出其采用的技術路線，通過分析頻率譜密度結果可以有效支持該結論。

圖8 50 Ω 空載信號的頻率譜密度

對研制的1 GS/s、16-bit 的高精度數據采集系統進行測試，使用Agilent 33250A 作為信號源，輸出10 MHz正弦波進入到ADC 模擬輸入端，測量得到的時域波形和頻域圖形如圖9(a)、圖9(b)所示。圖9(b)中，250 MHz 對應的毛刺為時間交替采樣ADC 通道工作頻率，230 MHz、240 MHz 對應的是二階互調失真(IMD2)。可以看到，由于各種原因(主要是輸入正弦波頻率和ADC 采樣頻率的選擇)，數據采集沒有滿足相干采樣的要求，因此頻域的頻譜泄露比較大，形成了比較大的喇叭口。

4 結論

本文研制了1 GS/s、16-bit 高速高精度數據采集系統，建立了具有確定性延遲的JESD204B 鏈路，確保FPGA對ADC 輸出采樣數據的準確接收和解析。分析了周期sysref 和脈沖sysref 兩種模式對ADC 輸出采樣數據的影響，推薦采用周期sysref 建立穩定的、具有確定性延時的JESD204B 連接。通過分析采樣數據的頻率譜密度，驗證了ADC 芯片內部包含4 個片上ADC 通道的結論。

圖9 ADC 采集的正常的10 MHz 正弦波波形