基于ADRV9009頻譜監測接收機設計與實現

吳伙土

（廈門市合佳興電子有限公司，福建 廈門 361015）

0 引言

隨著無線通信的飛速發展，對非法使用無線電進行頻譜有效監測勢在必行。傳統的寬頻帶頻譜監測方案主要有兩種方式實現：一種是多片高速ADC設置不同接收頻點組成寬頻帶監測方案，另外一種是超高速ADC實現快速掃頻進行頻譜監測方案。

多片高速ADC組成寬頻帶監測方案在寬帶頻譜監測的場景下，必須嚴格每片ADC的輸入參考時鐘同相位、等幅度、等傾斜率；還要確保各片ADC的前端射頻鏈路完全一致性以及ADC的輸出數字信號到FPGA接口要完全等長。即使在各片ADC的參考輸入時鐘和ADC前后端鏈路完全一樣情況下，各片ADC芯片內部的鎖相環也會產生隨機抖動。因此，監測回來的頻譜信號就會含有雜散和諧波等，無法觀測到實際的真實頻譜信號。而且該方案系統硬件設計指標要求非常高，體積也會明顯大得多。

另外一種快速掃頻監測方案，需要用到超高速的ADC芯片，來進行快速切換頻點來回掃描監測。當被監測的信號跳變速度超過這種高速ADC的切換速度，就監測不到信號。因此該方案監測頻譜信號受限，再者這種高端ADC都是禁運。

基于上述兩種方案的缺陷，本文采用ADI的最新業界帶寬最寬、最高性能的集成式收發器ADRV9009芯片來實現寬頻帶頻譜監測。ADRV9009內部集成兩路16bit的ADC，具有兩個獨立接收通道，每個接收通道具有寬動態范圍的獨立寬帶200MHz；兩路14bit的DAC，發射最大帶寬是450MHz；兩路觀測通道ORX，ADC位數16bit，接收最大帶寬450MHz。ADRV9009可調諧輸入輸出范圍75MHz-6000MHz，并且快速調頻時間在100ms內完成一次跳頻。數據接口采用業界主流的高速串行JESD204B數據傳輸接口與FPGA對接。本文主要討論基于ADRV9009頻譜監測接收機硬件設計系統實現、數據高速通信接口JESD204B的介紹、以及最后系統整體性能測試驗證。

1 系統總體架構設計

由上述討論分析，該寬帶頻譜監測接收機方案采用ADI的最寬捷變收發器ADRV9009作為主要前端無線電監測監測接收通道。數字信號的核心處理芯片采用Xilinx的FPGA 7Z100-2FFG900I該FPGA型 號 屬 于Xilinx Zynq SOC系列；內嵌雙A9的ARM處理器，方便直接對外圍設備進行配置和用戶接口控制。FPGA內部GTX Transceivers接口具有12.5Gb/s最大數據數率，滿足ADRV9009的數據接口JESD204B最大速率。系統總體框圖如圖1。

圖1 頻譜監測接收機系統實現框圖

圖1中，FPGA是整個系統的核心數字信號處理和控制芯片。FPGA對ADRV9009進行配置，使其工作在所需的頻點和最大帶寬模式，或者設定ADRV9009跳頻狀態，使接收機工作在全頻段掃頻模式。ADRV9009采集回來的數據，通過JESD204B高速接口傳輸給FPGA；FPGA對所采集回來的數字信號進行頻譜功率檢測和包絡分析等。或者不做任何分析，把采集的原始信號記錄在系統自帶的EMMC存儲芯片，或SATA外掛硬盤；也可以通過系統的千兆網口傳輸到上位機做進一步數據分析等。FPGA PL端的DDR3作為系統的數字信號處理緩存，FPGA的PS端的DDR作為ARM9的運行內存。

整個系統各部分電路所需時鐘由AD9528時鐘芯片產生提供。該時鐘芯片是一款集成內部雙級PLL、JESD204B SYSREF發生器，專門配套高速ADC、DAC帶有JESD204B接口協議使用的時鐘芯片，并且可用于多器件同步。FPGA的PS端對時鐘芯片AD9528進行初始化配置，AD9528輸出提供給ADRV9009和FPGA運行所需對應的Device clock和SYSREF時鐘頻率。ADRV9009的供電和FPGA的GTX bank供電、時鐘芯片等這個三個子模塊的供電，必須全部用高穩的LDO供電；避免電源引入的諧波干擾，產生雜散信號，影響ADC的采樣精度，以及減少高速GTX的數據接口誤碼率。

2 數據高速傳輸通道JESD204B接口

JEDEC Standard No.204B（JESD204B）是一個高速ADC和DAC數字轉換器與FPGA或ASIC邏輯器件的標準串行接口。具有比CMOS和LVDS接口在速度、尺寸、功耗、成本上更有優勢。JEDS204B具有占用芯片引腳數量少，可以使芯片芯片封裝尺寸做得更小，在同樣功率一定時提供更大的吞吐量。并且數據接口數量少，在PCB設計布線走線數量也變得更少，電路板layout走線占用空間大大減少，PCB設計就更容易設計，系統的整體硬件成本會變得更低。當然對高速差對的走線要注意路徑完整性、差分阻抗要控制好的在100Ω。

JESD204B接口協議規范定義了三個子類：子類0（Subclass 0），子類1（Subclass 1），子類2（Subclass 2）。

子類0（Subclass 0）：不支持確定性延遲；建鏈所需的信號有Device clock（設備時鐘）、Lanes（204B的通道數量）、SYNC～（同步時鐘）。

子類1（Subclass 1）：使用SYSREF（系統參考時鐘）的確定性延遲； 建鏈所需的信號有Device clock（設備時鐘）、Lanes（204B的通道數量）、SYNC～（同步時鐘）、SYSREF（系統參考時鐘）。

子類2（Subclass 2）：使用SYNC～（同步時鐘）的確定性延遲。建鏈所需的信號有Device clock（設備時鐘）、Lanes（204B的通道數量）、SYNC～（同步時鐘）。

子類1（Subclass 1）主要用在針對工作在500MPS及其以上的轉換器，子類2（Subclass 2）主要是用在500MPS以下的轉換器。JESD204B支持的通道數據數率最大到12.5Gb/s，并把設備分為三個速度等級，所有等級的源阻抗和負載阻抗都是100Ω±10%。

速度等級一：與JESD204和JESD204A標準的通道速率一樣，最高速率都是3.125Gb/s。

速度等級二：最高速率為6.375Gb/s，并且信號的最低差分電平從速度等級一的Vpp500mV降為400mV峰峰值。

速度等級三：最高速率為12.5Gb/s，該等級把信號最低差分電平峰峰值進一步降為Vpp360mV。

隨著204B通道數據數率上升，通過降低芯片接口驅動器的壓擺率，最低差分電平峰峰值也隨之降低，從而使物理實現更容易；信號的峰峰值越低，器件的接口功耗也會隨之減少。

本設計方案采用JESD204B子 類1（Subclass1），作為ADRV9009與FPGA之間的數據接口協議。ADRV9009與FPGA之間的JESD204B接口的數據鏈路如圖2所示。

圖2 系統JESD204B鏈路框圖

JESD204B接口的單個通道數率計算公式：Lane rate=（M×N'×[10?8]×Fs）/L；其 中M是ADC/DAC的數量，N'是ADC/DAC的位數，Fs是采用時鐘，10/8是8b/10b編碼的鏈路開銷，L是通道數。本設計系統是雙路ADC，位數16bit，采樣率245.76MHz，使用2個通道傳輸，用到IQ采樣傳輸。因此帶入上面公式計算得單個Lane通道速率Lane rate為9830.4MHz，因為XC7Z100系列FPGA的GTX接口最大速率是12.5GHz，滿足ADRV9009芯片JESD204B接口與FPGA的GTX接口之間的傳輸數字速率9.8304GHz。

3 系統平臺驗證

在Vivado2018.1開發環境下搭建ADRV9009的收發環回環測試工程：ADRV9009的接收端RX1采集回來的數據信號在FPGA內部的JESD204B的IPcore數字接口輸出直接連到JESD204B的IPcore的數字接口輸入端。因此接收采集回來的數據就直接回環到ADRV9009的發端數據接口TX1。另外，也可以通過PC端的串口工具對PS端的串口發送ADRV9009接收通道切換命令，命令切換ADRV9009到觀測通道ORX1。FPGA工程內部把ADRV9009的ORX1通道采集接收回來的數據直接回環到發端數據接口TX1。整個系統FPGA工程采用Verilog語言編寫，PS端在SDK環境下采用C語言編寫；FPGA工程頂層設計模塊如下：

圖3 FPGA工程頂層模塊圖

FPGA工程模塊包含4大模塊：系統時鐘、系統復位、AXI內部鏈接、Bram模塊、PS控制端模塊。

搭建測試平臺儀器，信號源用Aglient N5182A，頻譜儀用Aglient N9020A。設置信號源發射CW信號，幅度-20dBm，接到RX1。頻譜儀接到TX1，這樣就可以直接觀測驗證ADRV9009的接收RX1和發射TX1信號是否正常。驗證結果跟FPGA工程設計一致后；通過PC端發送接收通道切換命令到板卡上，信號源連接到ORX1，繼續驗證ORX1通道接收帶寬和平坦度。所有環路功能驗證通過后，就可以把FPGA工程中的接收端口RX數據接口獨立出來，再進一步做信號信號處理，并做FFT變換就可以對才采集的信號進行頻譜有效監測。

為了驗證ADRV9009器件的全帶寬性能，收發頻點范圍75MHz-6GHz。進行抽樣設置幾個頻點進行測試，對ADRV9009的本震中心頻點分別配置在：230MHz、1GHz、2GHz、3GHz、4GHz、5GHz、5.8GHz；這幾個抽樣頻點，進行全頻段內的抽樣帶寬測試和平坦度測試。其中本震在5.8GHz信號源輸入接收機的接收端，進行掃頻。接收機的發送端輸出測試結果見圖4，可以看到該接收機可以到達器件的最大頻率6GHz，帶寬450MHz，整體平坦度3dbm左右。

圖4 系統最大頻點和最大帶寬測試

4 結束語

本文介紹了基于ADRV9009的頻譜監測接收機設計與實現，以及對最新高速數據接口JESD204B進行比較清晰簡明扼要闡述。該方案實現的頻譜監測接收機，具有電路結構簡單，體積小，采集帶寬大，本震頻點切換時間短等優勢。可做成便攜式監測儀，方便戶外隨時隨地監測頻譜信號。本文對無線電頻譜監測和數據采集系統設計工程實現和涉及到高速數據接口JESD204B標準設計具有良好的參考。