基于FPGA的DDS信號發生器的設計

摘要：直接數字頻率合成器（DDS）廣泛應用于航空控制、通信、電子測量及研究等領域。現提出一種DDS信號發生器，采用EDA自頂向下的設計方法，在Quartus Ⅱ集成開發環境中利用原理圖和調用PLM宏功能模塊完成軟件設計，并通過FPGA進行硬件測試。

關鍵詞：FPGA;直接數字頻率合成器（DDS）;PLM

0 ? ?引言

直接數字頻率合成器（DDS），是一種新型的頻率合成技術和信號產生方法，具有較高的頻率分辨率，可以實現頻率的快速切換，并且在改變時能夠保持相位連續，很容易實現頻率、相位和幅度的數控調制。因此，在現代電子系統及設備的頻率源設計中，尤其是在通信領域，DDS的應用尤為廣泛。

1 ? ?系統的整體設計方案

本文設計的是一個DDS信號發生器，如圖1所示，它主要由相位累加器、相位調制器、正弦ROM查找表和D/A轉換模塊四部分組成。它根據ROM查找表中存放的mif波形數據文件，可以產生正弦波、方波、三角波等信號。

相位累加器是整個DDS的核心，主要完成累加的功能，相位累加器的輸入是相位增量BΔθ，又由于BΔθ與輸出頻率fout是簡單的線性關系：BΔθ=2N·fout/fclk，相位累加器的輸入又可稱為頻率字輸入。當系統基準時鐘fclk是2N時，BΔθ就等于fout。頻率字輸入在圖1中還經過了一組同步寄存器，使得當頻率字改變時不會干擾相位累加器的正常工作。

相位調制器接收相位累加器的相位輸出，在這里加上一個相位偏移值，主要用于信號的相位調制，如PSK（相移鍵控）等，在不使用時可以去掉該部分，或者加一個固定的相位字常數輸入。相位字輸入最好也用同步寄存器保持同步。注意，相位字輸入的數據寬度M與頻率字輸入N往往是不相等的，M

正弦波形數字存儲ROM（查找表）完成fsin（Bθ）的查找轉換，也可以理解成相位到幅值度的轉換，它的輸入是相位調制器的輸出，事實上就是ROM的地址值;輸出送往D/A，轉化為模擬信號。由于相位調制器的輸出數據位寬M也是ROM的地址位寬，因此在實際的DDS結構中N往往很大，而M為10位左右。

2 ? ?電路設計

DDS信號發生器電路原理圖如圖2所示，主要由加法器ADDER32、寄存器REG32、數據波形ROM三大功能子模塊組成。

（1）32位加法器ADDER32。由LPM_ADD_SUB宏模塊構成，設置了2階流水線結構，使其在時鐘控制下有更高的運算速度和數據輸入穩定性。

（2）32位寄存器REG32。由LPM_FF宏模塊擔任。ADDER32與REG32構成一個32位相位累加器，其高10位A[31..22]作為波形數據ROM的地址。

（3）正弦波形數據ROM。正弦波形數據ROM模塊sin_rom的地址線與數據線位寬都是10位。這就是說其中一個周期的正弦波數據有1 024個，每個數據有10位。其中輸出可以接一個10位的高速DAC;如果只有8位DAC，可截去低2位輸出。ROM中的mif數據文件可用Mif_Maker2010等相關軟件生成。

（4）頻率控制字輸入B[24..17]。本來的頻率控制字是32位的，但為了方便實驗驗證，把高于24和低于17的輸入位分別預先設置成0或1。頻率控制字B[31..0]與DAC[9..0]驅動DAC的正弦信號頻率的關系，可以由公式（1）算出：

fsin=fclk ? ? ? ? ? ? ? ? ?（1）

式中：fsin為DAC輸出的正弦波信號頻率;fclk是clk的時鐘頻率，直接輸入是20 MHz，接入鎖相環后可達到更高頻率。

頻率上限要看DAC的速度。如果接高速DAC，如10位的DAC900，輸出上限速度可達180 MHz。但應該注意，DAC900需要一個與數據輸入相同的工作時鐘驅動，圖2中的DAC_CLK作為外部DAC的工作時鐘。

3 ? ?軟件仿真

電路設計完成后，對DDS信號發生器的整個系統進行仿真，仿真波形如圖3所示，通過仿真結果可以看出，設計滿足功能要求。

4 ? ?硬件測試

DDS信號發生器通過Cyclone Ⅱ器件中的EP2C35F672C8學習開發板上的部分資源加以實現，時鐘由開發板上的晶振Y2提供，約27 MHz，撥碼開關SW8-SW1分別控制頻率字輸入B[24..17]的大小，DAC[9..0]輸出的信號外接數模（D/A）轉換模塊，并通過示波器觀察輸出的波形。

5 ? ?結語

本文提出的基于DDS技術的信號發生器，采用EDA自頂向下的設計方法，在Quartus Ⅱ集成開發環境中利用原理圖和調用PLM宏功能模塊完成軟件設計，并通過FPGA進行硬件測試。實驗結果表明了本設計方案的正確性和可行性。

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收稿日期：2020-07-22

作者簡介：蔣小軍（1981—），女，湖南株洲人，碩士，講師，從事集成電路與系統方面的教學和研究工作。