基于FPGA 的數(shù)字電路“口袋實(shí)驗(yàn)室”設(shè)計(jì)

王 嶸，張?jiān)獦洌瑮罡磺伲f永菁

（華東理工大學(xué) 信息科學(xué)與工程學(xué)院，上海 200237）

創(chuàng)新人才、服務(wù)創(chuàng)新型社會(huì)是大學(xué)人才培養(yǎng)的中心任務(wù)[1]。一般而言，創(chuàng)新實(shí)驗(yàn)只給定實(shí)驗(yàn)任務(wù)和實(shí)驗(yàn)要求，鼓勵(lì)學(xué)生廣泛查閱資料，充分發(fā)揮學(xué)生的主觀能動(dòng)性和積極性，創(chuàng)造性地使用多元化的實(shí)驗(yàn)方法完成實(shí)驗(yàn)任務(wù)[2-3]。

數(shù)字電路作為一門專業(yè)基礎(chǔ)課，除了介紹數(shù)字電路的理論知識(shí)外，更需要通過配套的實(shí)驗(yàn)平臺(tái)將理論知識(shí)和實(shí)踐環(huán)節(jié)相結(jié)合，培養(yǎng)學(xué)生的動(dòng)手能力和實(shí)踐創(chuàng)新能力。為此，自主開發(fā)了基于FPGA 的數(shù)字電路“口袋實(shí)驗(yàn)室”。該“口袋實(shí)驗(yàn)室”基于目前流行的FPGA 芯片開發(fā)，已經(jīng)實(shí)際應(yīng)用于數(shù)字電路教學(xué)實(shí)踐中，得到了學(xué)生的好評(píng)。此外，該系統(tǒng)還為本科生創(chuàng)新教育、大學(xué)生創(chuàng)新創(chuàng)業(yè)計(jì)劃和各類學(xué)科競賽提供了服務(wù)[4-6]。

1 總體設(shè)計(jì)

“口袋實(shí)驗(yàn)室”的電路包括電源、FPGA、下載電路、數(shù)碼管、VGA 接口、撥碼開關(guān)、按鍵、LED燈和雙排針擴(kuò)展接口。其總體框圖見圖1，實(shí)物圖見圖2。

圖1 系統(tǒng)總體框圖

圖2 系統(tǒng)實(shí)物圖

XC6SLX9 是Xilinx 公司的Spartan 系列FPGA，采用45 nm 工藝，共有9 152 個(gè)Logic Cells、1 430 個(gè)Slices、90 kB 分布式RAM，共有144 個(gè)引腳，其中102 個(gè)是通用I/O 口，資源相對(duì)豐富。XC6SLX9 內(nèi)核供電電壓為1.2 V；I/O 口的電平可以設(shè)置為LVTTL、LVCMOS、LVDS 等多種電壓標(biāo)準(zhǔn)；內(nèi)置高性能的時(shí)鐘管理模塊，1 個(gè)CMT 包含1 個(gè)PLL 和2 個(gè)DCM，能進(jìn)行分頻、倍頻；XC6SLX9 支持主動(dòng)模式和被動(dòng)模式，以及SPI、BPI、JTAG 等多種配置方式。

設(shè)計(jì)中預(yù)留了30 個(gè)擴(kuò)展接口，由雙排針引出，其中24 個(gè)是FPGA 的通用I/O，3 個(gè)3.3 V 引腳和3 個(gè)地引腳。串行通信采用CH340G 串口芯片，用于FPGA和PC 機(jī)之間的通信。“口袋實(shí)驗(yàn)室”擁有2 個(gè)4 位共陽極數(shù)碼管、1 個(gè)無源蜂鳴器、1 個(gè)八位撥碼開關(guān)、1個(gè)VGA 接口以及10 顆LED 燈和6 個(gè)按鍵，可以滿足數(shù)字電路基本的實(shí)驗(yàn)需要[7-9]。

2 電路設(shè)計(jì)

2.1 電源電路

電源系統(tǒng)為整個(gè)系統(tǒng)提供能量，是系統(tǒng)的基礎(chǔ)。采用LM1085 芯片提供3.3 V 電壓，采用AMS1117 芯片提供1.2 V 電壓[10]。

考慮到XC6SLX9 的3.3 V 電源和其他外設(shè)共用一個(gè)電源芯片，為保證其他外設(shè)電流突變時(shí)不影響XC6SLX9 的正常供電，使用一個(gè)功率電感以隔離FPGA 和外設(shè)的電源。具體電路設(shè)計(jì)見圖3[11]。

XC6SLX9 對(duì)電源的要求較高，電源引腳附近需要多個(gè)去耦電容，以減小電源瞬變，保證電源完整性。電源部分還設(shè)計(jì)有1 顆LED 燈用于指示FPGA 電源是否正常。

2.2 配置電路設(shè)計(jì)

配置電路一個(gè)是使用JTAG 配置的電路，另一個(gè)是使用FLASH 的主動(dòng)SPI 配置電路[12]。

圖3 LM1085 電路和AMS1117 電路[11]

2.2.1 JTAG 配置電路

JTAG 配置電路見圖4。

JTAG 的主要引腳TMS、TCK、TDI、TDO 經(jīng)4.7 kΩ電阻上拉，以保護(hù)電路。JTAG 引腳在印刷電路板（PCB）上通過14 針2.0 mm 間距的簡易牛角座引出。簡易牛角座采用防反插設(shè)計(jì)，以保證JTAG 連接正確。

PROGRAM_B 引腳默認(rèn)上拉，通過按鍵接地，可以用于FPGA 的軟復(fù)位。DONE 引腳上拉，且有LED指示FPGA 是否配置完成。

2.2.2 FLASH 電路

設(shè)計(jì)所選用的FPGA 基于SRAM 工藝，掉電后不能保存數(shù)據(jù)，因此在重新上電之后必須從外部的配置存儲(chǔ)器加載配置。FLASH 電路見圖5(a)。MODE0 和MODE1 的電平?jīng)Q定了FPGA 的配置方式，當(dāng)MODE0拉高以及MODE1 拉低時(shí)，F(xiàn)PGA 使用主動(dòng)SPI 配置模式。接口電路見圖5(b)[13]。

2.3 串口通信設(shè)計(jì)

選用CH340G 作為FPGA 和PC 機(jī)之間通信的轉(zhuǎn)換芯片。CH340G 是常用的USB 轉(zhuǎn)串口的芯片，兼容5 V系統(tǒng)和3.3 V 系統(tǒng)，由于本設(shè)計(jì)中選用的XC6SLX9屬于3.3 V 系統(tǒng)，因此CH340G 的供電電壓設(shè)置為3.3 V，如果供電電壓調(diào)整為5 V，則串口通信將發(fā)生故障，數(shù)據(jù)不能通過串口發(fā)送至PC 機(jī)。串口部分電路見圖6。

圖4 JTAG 配置電路

圖5 FLASH 電路和FPGA 的FLASH 接口電路

2.4 擴(kuò)展接口設(shè)計(jì)

為保證“口袋實(shí)驗(yàn)室”的擴(kuò)展能力，在設(shè)計(jì)時(shí)將FPGA 的24 個(gè)通用I/O 口通過雙排排針在PCB 上引出，可供使用者外接電路。

為了防止FPGA 的I/O 接口接入過高的電壓或者通過過大的電流而損壞FPGA，設(shè)計(jì)中使用雙向電平轉(zhuǎn)換芯片TXS0108E 對(duì)FPGA 的I/O 口和外部接口進(jìn)行隔離，以保護(hù)FPGA 芯片。

3 實(shí)踐教學(xué)實(shí)例

3.1 數(shù)碼管顯示實(shí)驗(yàn)

實(shí)驗(yàn)要求使用數(shù)碼管顯示時(shí)間精度為100 ms 的秒表，最低位數(shù)字每100 ms 加1。

3.1.1 實(shí)驗(yàn)硬件電路

“口袋實(shí)驗(yàn)室”選用的數(shù)碼管是4 位共陽極數(shù)碼管，其中公共端使用三極管驅(qū)動(dòng)，其余A、B、C、D、E、F、G、DP 8 個(gè)引腳分別和FPGA 的I/O 口連接。電路如圖7 所示。

3.1.2 FPGA 代碼設(shè)計(jì)

FPGA 代碼設(shè)計(jì)思路如下：將系統(tǒng)的50 MHz 時(shí)鐘分頻為50 Hz 的逐位掃描時(shí)鐘和10 Hz 的計(jì)數(shù)時(shí)鐘，最低位通過10 Hz 的時(shí)鐘進(jìn)行計(jì)數(shù)，計(jì)數(shù)使用8421BCD 碼表示，并轉(zhuǎn)化為數(shù)碼管顯示的8 位二進(jìn)制代碼輸出。由于是共陽極數(shù)碼管，當(dāng)引腳公共端高電平，其他引腳為低電平時(shí)，對(duì)應(yīng)的LED 才會(huì)亮。數(shù)碼管二進(jìn)制碼的最高位為小數(shù)點(diǎn)位。實(shí)驗(yàn)仿真及實(shí)際運(yùn)行效果見圖8。

由于實(shí)際仿真時(shí)間過長，因此在仿真時(shí)縮短了計(jì)數(shù)的時(shí)間。表1 為BCD 碼與數(shù)碼管二進(jìn)制碼對(duì)應(yīng)表。

圖6 串口通信部分電路

圖7 數(shù)碼管電路

圖8 數(shù)碼管仿真時(shí)序圖與數(shù)碼管實(shí)驗(yàn)實(shí)際運(yùn)行圖

表1 數(shù)字的BCD 碼與數(shù)碼管二進(jìn)制碼對(duì)應(yīng)表

3.2 蜂鳴器控制實(shí)驗(yàn)

實(shí)驗(yàn)要求通過編程控制無源蜂鳴器，使之在輸入不同頻率的PWM 波情況下，發(fā)出不同音調(diào)頻率的聲音。

3.2.1 實(shí)驗(yàn)硬件電路

無源蜂鳴器的硬件電路設(shè)計(jì)見圖9。

圖9 蜂鳴器電路圖

3.2.2 FPGA 代碼設(shè)計(jì)

無源蜂鳴器輸入不同頻率的PWM 會(huì)發(fā)出不同頻率的聲音，頻率和音調(diào)對(duì)應(yīng)見表2。

表2 頻率和音調(diào)對(duì)應(yīng)表

通過ISE 的Clock Wizard 將50 MHz 的系統(tǒng)時(shí)鐘頻率分頻為12 MHz，然后通過計(jì)數(shù)輸出不同的頻率，計(jì)數(shù)的上限值由撥碼開關(guān)和按鍵控制，撥碼開關(guān)用于選擇3 個(gè)音調(diào)，按鍵用于選擇各個(gè)音調(diào)下的7 個(gè)不同頻率，以此實(shí)現(xiàn)輸出不同音調(diào)頻率的聲音。圖10 為蜂鳴器控制仿真圖。

圖10 蜂鳴器控制仿真圖

4 結(jié)語

結(jié)合創(chuàng)新實(shí)驗(yàn)人才培養(yǎng)的需求，采用“專業(yè)性及綜合性強(qiáng)、使用簡單靈活、維護(hù)便捷、成本低廉”的設(shè)計(jì)原則，完成了基于FPGA 的數(shù)字電路“口袋實(shí)驗(yàn)室”的設(shè)計(jì)。該平臺(tái)編程簡單、調(diào)試方便、可移植性較好，具有較強(qiáng)的創(chuàng)新性和實(shí)用性[14-16]。

目前，該“口袋實(shí)驗(yàn)室”已應(yīng)用于我校數(shù)字電路實(shí)驗(yàn)課程、學(xué)科競賽及大學(xué)生創(chuàng)新創(chuàng)業(yè)培育項(xiàng)目中，并取得良好的效果。以我校自動(dòng)化和信息工程專業(yè)為例，學(xué)生通過在“口袋實(shí)驗(yàn)室的”學(xué)習(xí)，增強(qiáng)了學(xué)習(xí)數(shù)字電路的興趣，提高了數(shù)字電路設(shè)計(jì)水平。在2019年第十六屆“挑戰(zhàn)杯”上海市大學(xué)生課外學(xué)術(shù)科技作品競賽中，我校學(xué)生的 “基于FPGA 的導(dǎo)盲輔具”項(xiàng)目獲得特等獎(jiǎng)。在2018 年第三屆全國大學(xué)生智能互聯(lián)創(chuàng)新大賽中，我校學(xué)生的“小型智能化管道檢測維護(hù)系統(tǒng)”獲得華東賽區(qū)一等獎(jiǎng)。上述獎(jiǎng)項(xiàng)的獲得，反過來又促進(jìn)學(xué)生對(duì)電路設(shè)計(jì)的興趣以及實(shí)踐能力和創(chuàng)新能力的提升。