高精度測量系統的時間基準確定和相位校準方法研究

郭宇,陳雷,李井源,黃仰博,歐鋼

(國防科技大學 電子科學學院 導航與時空技術工程研究中心,湖南 長沙 410073)

0 引 言

高精度測量系統同時用到了時間基準(秒脈沖信號)和高速率采樣時鐘(fs)信號,在時頻信號數字處理部分,是通過輸入高速率采樣時鐘(fs)對輸入秒脈沖信號進行采樣來實現接收終端的本地時間與時頻系統的時間同步[1].隨著衛星導航系統的發展,衛星導航系統對于同步精度的要求達到了亞納秒級[2]. 時鐘是整個電路最重要、最特殊的信號,系統內大部分器件的動作都是在時鐘的跳變沿上進行. 這就要求時鐘信號延時差要非常小,否則就可能造成時序邏輯狀態出錯;因而明確現場可編程門陣列(FPGA)中決定系統時鐘的因素,盡量保持較小時鐘的延時對保證設計的穩定性有非常重要的意義.

數據穩定傳輸必須滿足建立和保持時間的要求[3]. 由于在接收終端的輸入端,沒有對高速率采樣時鐘(fs)和秒脈沖信號之間的相位關系進行約束,因此會存在高速率采樣時鐘(fs)對秒脈沖信號的采樣,不滿足建立時間和保持時間的要求,從而引起本地時間與時頻系統的時間關系發生跳變,最終導致接收機偽距的跳變.

陳雷等[4]提出的基于四分之一系統時鐘的系統時鐘與時間參考相位模糊度解方法將輸入采樣時鐘進行4分頻,將采樣時鐘分成四個區間;然后再對輸入采樣時鐘進行2倍頻模擬輸入采樣時鐘上升沿采樣,同時將2倍頻采樣信號反相處理得到2倍頻反相信號模擬采樣時鐘下降沿采樣,在將輸入秒脈沖信號在該2倍頻采樣信號下進行相位跳變檢測,從而檢測到輸入秒脈沖信號在四分頻的相位區間,從而實現相位校準. 但是該方法存在設計復雜,輸入采樣時鐘頻率低,校準精度低的問題,無法滿足高精度測量系統的時間基準確定和相位校準需求.

采樣時鐘與時間基準之間的相位差值可以轉換為采樣時鐘上升沿與時間基準上升沿之間的時間間隔,其高精度相位校準方法就是高分辨率時間間隔測量方法,主要有直接計數法[5]、模擬內插法、游標法[6]和延遲線法[7]. 同時用FPGA實現的高精度時間間隔測量方法具有全數字化測量、高集成度、易于升級更新、可擴展性、空前的靈活性的優勢[8]．

在各種電子儀器和通信系統設計中,為配合某種功能需要,常需要使用延遲元件,使信號通過延遲網絡之后,能達到把信號延遲一段特定時間的目的,該類元件稱為延遲線;輸入信號經過一段時間后才出現在輸出端,這段時間稱為延遲時間[9]．

目前,鎖相環(PLL)技術在眾多領域得到了廣泛的應用:如信號處理、調制解調、時鐘同步、倍頻、頻率綜合等都應用到了鎖相環技術．延遲鎖定環(DLL)技術是在鎖相環技術上改進得到的．它繼承了PLL電路的鎖相技術,但去掉了PLL電路內的振蕩器部分,取而代之的是延遲可控的延遲線[10]．全數字PLL電路[11]和全數字DLL電路[12]也是在進一步對PLL電路和DLL電路改進的基礎上,使用數字單元代替其中的模擬器件而得到的．隨著FPGA集成度的不斷增大,FPGA芯片中集成了片內DLL[13-14]和片內PLL[15-16]．

針對上述問題,本文提出了一種利用FPGA延遲線的采樣時鐘與時間基準高精度相位校準方法. 所提方法具有校準精度高、計算量小、成本低的特點. 搭建了一套仿真驗證平臺并結合計算機對所提方法進行了功能性驗證;同時所提方法也應用在了衛星導航地面站測量通信系統中,驗證了工程應用的可行性.

1 方法設計

1.1 設計原理

采樣時鐘與外部輸入的時間基準之間的相位關系如圖1所示.

圖1 采樣時鐘與輸入、延時的秒脈沖信號相位關系圖

圖中采樣時鐘頻率為fs,PPSinpad是外部輸入的時間基準(秒脈沖信號),PPSdelay是延時控制的時間基準(秒脈沖信號),τbias是采樣時鐘與外部輸入的時間基準(秒脈沖信號)之間的相位差,τbias是未知的.我們可以利用數字延遲線對外部輸入的秒脈沖信號進行延時控制,計算出其與采樣時鐘發生相位跳變時的延時值τdelay.τbias、τdelay與采樣時鐘頻率的關系為

(1)

式中,采樣頻率fs已知. 通過閱讀數據手冊,利用數字延遲線,使用工作時鐘頻率為fosc的延時控制模塊,實現對外部輸入的時間基準(秒脈沖信號)進行如公式(2)表述的延時控制.

(2)

聯立公式(1)和公式(2)可以求出采樣時鐘上升沿與外部輸入的秒脈沖信號上升沿之間的相位差τbias. 再對外部輸入的時間基準(秒脈沖信號)進行延時修正,將其上升沿與采樣時鐘下降沿對齊,保證在采樣時鐘穩定的情況下,在外部輸入的時間基準(秒脈沖信號)抖動不超過一個采樣時鐘周期的條件下嚴格與采樣時鐘同步. 其原理圖如圖2所示.

圖2 采樣時鐘對時間基準高精度相位校準方法原理圖

1.2 提出方法

利用工作時鐘頻率為fosc的延時控制模塊,對PPSinpad進行延時控制,得到PPSdelay,當檢測到PPSdelay在被高速率采樣時鐘(fs)采樣時發生相位跳變,獲取當前數字延遲線數量delay-value,并通過公式(2)計算得出延時值τdelay. 通過公式(3)取計算采樣時鐘半周期與數字延遲線測量精度比值的整數部分n.

(3)

得到在數字延遲線數量允許范圍內的時間基準延時(單位：ns)修正公式如下:

τfixed=

(4)

延時修正器通過公式(4)得到修正的延時值τfixed和延時修正的時間基準(秒脈沖信號)PPSfixed.PPSfixed的上升沿在兩個高速率采樣時鐘(fs)上升沿中間位置,PPSfixed必定能夠被高速率采樣時鐘(fs)上升沿穩定采樣,產生與高速率采樣時鐘(fs)嚴格同步的時間基準.

2 實現步驟

本文提出的方法主要應用于高速率時鐘與硬件交互場景,將數字信號處理器(DSP),FPGA和閃存(FLASH)結合可實現本文提出的方法.

由于數字延遲線線性穩定的特性,將延時值τdelay對應的延時控制值標記為worst-delay,將修正延時值τfixed對應的延時控制值標記為best-delay. 所以獲取延時值τdelay就轉換成獲取worst-delay,計算修正延時值τfixed就轉換成計算best-delay. 獲取worst-delay將在2.2節相位跳變檢測實現步驟展開描述,計算best-delay在2.3節延時修正實現步驟展開描述.

2.1 整體實現步驟

本文提出的方法具體的整體實現步驟如圖3所示.

圖3 采樣時鐘高精度相位校準與時間基準確定方法實現流程框圖

1) 首先讀取DSP傳輸的數據,寫入相對應的寄存器；

2) 如果控制相位校準的寄存器開啟,執行步驟3),反之,直接執行步驟5)；

3) 獲取延時脈沖信號PPSdelay采樣發生相位跳變的值worst-delay；

4) 計算best-delay,輸出給DSP,寫入FLASH；

5) 讀取延時控制寄存器的值delay-value；

6) 根據公式(4)生成相位校準后的秒脈沖信號PPSfixed；

7) 將相位校準后的秒脈沖信號與采樣時鐘同步,生成時間基準PPScalibration.

2.2 相位跳變檢測實現步驟

相位跳變檢測對應于整體實現步驟3),在具體實現過程中,將求解延時值τdelay轉換成求解其對應的delay-value并標記為worst-delay,其具體實現步驟如圖4所示.

圖4 相位跳變檢測實現流程框圖

1) 延時計數器、時鐘計數器、時鐘計數器鎖存全部清0;

2) 根據公式(2)生成延時秒脈沖信號PPSdelay;

3) 使用高速率采樣時鐘檢測步驟2)生成的延時秒脈沖信號PPSdelay的上升沿;

4) 記錄步驟3)檢測到延時秒脈沖信號PPSdelay上升沿時對應的時鐘計數器值;

5) 更新worst-delay的值;

6) 延時計數器值增加1,時鐘計數器值存入時鐘計數鎖存;

7) 如果延時計數器小于32,重復步驟2)～6).

步驟5)中worst-delay值的更新需要判斷相位是否發生跳變,其具體實現步驟如圖5所示.

a) 首先讀取延時計數器、時鐘計數器、時鐘計數器鎖存值;

b) 如果步驟a)中讀取的延時計數器值為0,則worst-delay置為0;

c) 在步驟a)中讀取的延時計數器值不為0的條件下:如果時鐘計數器與時鐘計數器鎖存值不同,則判定為相位發生跳變,worst-delay=當前延時計數器值;反之,則判定為相位未發生跳變,worst-delay不變.

圖5 worst_delay更新流程框圖及相位跳變判斷條件

2.3 延時修正實現步驟

延時修正對應于整體實現步驟4),在具體實現過程中,由于采樣時鐘頻率為375 MHz,延時控制模塊工作時鐘為200 MHz,代入公式(2)、(3)、(4)計算τfixed.

對于實際工程項目而言,根據公式(3)計算得出的n為17,與FPGA常用數字相差一個計數,其誤差為0.078 ns,在可以接受的誤差范圍內,故將采樣時鐘半周期與測量精度比值設為工程上成本更低、更快速的16,代入公式(4),轉換成worst-delay計算best-delay,其計算公式如下:

(5)

3 仿真驗證

3.1 仿真驗證平臺搭建

搭建仿真驗證平臺,其中采樣時鐘頻率為400 MHz,延時模塊運行時鐘頻率200 MHz,晶振頻率為100 MHz.

采樣時鐘為1.25 ns翻轉一次,則100 μs內翻轉次數固定,且全周期2.5 ns,半周期1.25 ns,延時控制模塊的1.848 ns也可以將延時脈沖信號控制在兩個采樣時鐘上升沿之間,保證仿真結果的合理性.

3.2 仿真驗證場景

3.2.1 仿真驗證設置

采樣時鐘400 MHz,晶振時鐘100 MHz,并等待時鐘鎖相環鎖定成功. 鎖定成功后,開啟相位校準寄存器.

延時99 004 ns,pps-ipad=1,再延時1 000 ns,pps-ipad=0,生成脈沖信號;而后,每隔99 000 ns,pps-ipad=1,再延時1 000 ns,pps-ipad=0,生成100 μs的循環脈沖信號.

3.2.2 仿真驗證結果

仿真運行4 ms. 如圖6中所示,待時鐘PLL鎖定后,PPS信號開始產生. 第1個脈沖信號所在位置為105 541.5 ns;第2個P脈沖信號所在位置為205 541.5 ns;第3個脈沖信號所在位置為305 541.5 ns;第4個脈沖信號所在位置為405 541.5 ns;第5個脈沖信號所在位置為505 541.5 ns;每個脈沖信號間隔100 μs,符合要求.

圖6 脈沖驗證圖

圖7為仿真驗證平臺運行結果圖,其中相位校準模塊的cali-start信號啟動,在對32個脈沖信號采樣計算后,cali-start信號降為0,符合要求. 同時可以看到相位校準模塊對32個脈沖信號采樣計算,最后運行得到的結果是:worst-delay=6,best-delay=22.

圖7 運行結果圖

如圖8所示,在第1個脈沖信號處展開觀察,脈沖信號(pps-ipad)上升沿位置靠近采樣時鐘(sa-clk)的下降沿,其初始延時脈沖信號(pps-delayed)(延時0.6 ns)已經靠近采樣時鐘(sa-clk)的上升沿.

圖8 第1個脈沖展開圖

如圖9所示,在第6個脈沖信號處展開觀察,可以看到延時脈沖信號(pps-delayed)已經延時到與采樣時鐘(sa-clk)上升沿相近的位置,且在采樣時鐘(sa-clk)上升沿后,這個結果發生相位跳變,不穩定,故6是最壞延時值(worst-delay).

圖9 最壞延時脈沖展開圖

如圖10所示,在第22個脈沖信號處展開觀察,可以看到延時脈沖信號(pps-delayed)與采樣時鐘(sa-clk)上升沿相隔很遠即采樣時鐘(sa-clk)下降沿附近,可以保證采樣的穩定性,故22可以算做最佳延時值(best-delay).

圖10 最優延時脈沖展開圖

綜上所述,仿真運行結果與理論分析吻合,驗證了本文提出方法功能的有效性.

4 實際硬件測試

4.1 硬件測試平臺搭建

硬件設備連接如圖11所示,本文所提方法集成在終端FPGA中;參考時鐘提供秒脈沖信號與375 MHz采樣時鐘輸入;同時利用示波器查看輸入秒脈沖信號與相位校準后秒脈沖信號之間的延時.

圖11 實際硬件測試平臺連接示意圖

4.2 實際硬件驗證流程

由于不同終端設備與時鐘頻率源之間的線纜長度不一致,且硬件各個器件與模塊之間工作時存在時延,輸入到設備的秒脈沖信號很可能落在375 MHz時鐘信號的采樣邊沿,產生相位模糊.

驗證流程通過復現上述造成模糊的場景,并對不采用該方法和采用該方法的實測結果進行對比. 其驗證主要流程如下:

1) 確認參考時鐘運行狀態穩定,連線正確,終端運行狀態正常,示波器正常工作；

2) 不啟用該相位校準功能,測試開關機復現相位跳變即時間基準跳變的場景；

3) 啟用該相位校準功能,控制終端進行相位校準功能,找到最優延時值；

4) 將延時控制設為最優延時值,觀察示波器顯示波形,開啟示波器測量功能,通過數字邏輯探針采集設備內部的最差時延值τworst-delay和最優時延值τbest-delay；

5) 將延時控制值設為最壞延時值,觀察示波器顯示波形,開啟示波器測量功能,記錄當前輸入輸出秒脈沖延時值.

4.3 實際硬件驗證結果

當不采用本文所述的采樣時鐘高精度相位校準與時間基準確定方法時,由于存在相位跳變,設備在多次開關機重啟時出現了相位跳變,造成了測量設備時間基準的跳變.如圖12～13所示,示波器右側Ch2通道為設備輸出的時間基準,在兩次開關機的過程中,時間基準相比左側Ch1的輸入秒脈沖信號,偏差了2.67 ns(即375 MHz的時鐘周期).

圖12 輸出1 pps相位跳變情況A

圖13 輸出1 pps相位跳變情況B

當采用了本文所述的高精度相位確定和校準方法后.設備內部測量得到最壞延時值τworst-delay為31,根據式(5)計算得到τbest-delay為15. 將15寫入FLASH,之后反復重啟設備,采樣延遲值都固定使用該值,確保了采樣時鐘與秒脈沖信號的相位關系保持穩定,設備的時間基準在開關機時不發生變化.

5 方法對比

5.1 設計復雜度對比

文獻[4]中所述方法,需要使用圖14所示數字正交變換模塊對輸入采樣時鐘相位4等分,其實現復雜度高,資源消耗較大;同時還需要消耗額外的時鐘資源將輸入采樣時鐘進行2倍頻和反相得到同相與反相兩個2倍頻采樣時鐘;然后確定輸入秒脈沖信號所在相位區間,決定使用對輸入秒脈沖信號進行上升沿采樣(反相2倍頻采樣時鐘)或者下降沿采樣(同相2倍頻采樣時鐘).

圖14 輸入采樣時鐘相位4等分原理圖

同時根據FPGA軟件綜合分析結果,該方法預估支持的最高頻率為685 MHz,而對于現在400 MHz的高采樣速率而言,2倍頻后高達800 MHz,其數據穩定傳輸必須滿足建立和保持時間的要求無法滿足,從而無法滿足當前高速率采樣的相位校準需求.

本文所述方法無需上述相位4等分、2倍頻和反相操作,僅僅需要使用FPGA集成的時延控制模塊. 同時在根據不同的延遲線長度檢測相位跳變來實現相位校準,并輸出校準與采樣時鐘嚴格同步的秒脈沖信號.

本文所述方法,設計簡潔,實現簡單,同時滿足當前系統對高速率采樣時鐘的需求.

5.2 校準精度對比

文獻[4]中所述方法校準精度為4/fs,其中fs為輸入采樣時鐘頻率. 若fs為400 MHz,其校準精度為10 ns,而本文所述方法校準精度為0.078 ns,其校準精度遠遠優于文獻[4]中所述方法.

6 結束語

本文針對高精度測量系統時間基準確定和相位校準精度較低的問題,提出了一種高速率采樣時鐘對時間基準高精度相位校準方法. 該方法通過延時控制模塊與秒脈沖相位跳變檢測技術相結合,計算出時間基準與采樣時鐘之間的相位差,測量精度達到了0.078 ns. 根據延時控制模塊的延時公式及其特性,將延時控制的秒脈沖信號控制在采樣時鐘兩個上升沿之間,保證無相位跳變的穩定采樣,從而實現對時間基準相位校準,與采樣時鐘嚴格同步.

本文搭建了一套仿真驗證平臺,對非特定場景進行了仿真驗證,驗證了本文提出方法的有效性. 同時本文方法已應用于某高精度測量系統中,驗證了本文提出方法的工程應用的可行性.

本文提出的方法可用于需要高速率采樣時鐘對時間基準進行高精度相位校準的場景,如本地時間與時頻系統同步這類高精度時間同步系統中.

致謝:感謝魯祖坤博士以及龔德工程師對本文仿真測試工作的支撐.