一種快速鎖定低抖動的時鐘數據恢復電路

武宇軒, 呂方旭, 吳苗苗

(空軍工程大學防空反導學院，西安，710051)

近年來，高速串行接口發展迅速，根據ISSCC的統計，不同硬件中，雖然串行接口的速率不同，但均以指數形式增長[1-2]。

時鐘數據恢復電路(Clock and Data Recovery circuit，CDR)廣泛用于計算機[3]和光通信領域[4]。

不論是日常生活中常見的顯卡接口，硬盤接口，還是用于高端研究的超級計算機，它們的快速發展都離不開高速串行接口技術的進步。而CDR正是高速串行接口接收機中最關鍵的電路模塊。

CDR主要用于時鐘與數據的同步，從攜帶噪聲的數據中提取出時鐘信息，對數據進行重定時，恢復出高質量的時鐘和數據[5]。它的抖動容限、穩定性直接決定了接收機的性能[6]；而CDR恢復出的時鐘質量則決定了數據重定時的效果是否最佳，直接影響到所接收數據的可靠性。

恢復時鐘的抖動大小以及環路的鎖定時間是決定一款CDR性能優劣的重要指標。在光通信領域，影響環路穩定性的一個重要因素就是CDR的鎖定時間，縮短CDR的鎖定時間能夠提高環路穩定性[7]。

圖1 CDR的工作原理示意圖

若要縮短環路的鎖定時間，就要求環路帶寬必須足夠大，但其抖動性能則會大幅下降；若要恢復出低抖動的時鐘，則環路會耗費較長的時間才能鎖定[8]。Tang[6]和Hwang[9]設計了數字頻差檢測器，使環路濾波器的電阻值可調節；Woo和Chen[10-11]使用了鎖定檢測器；Chen設計了一種能夠檢測數據和參考時鐘沿時序關系的模塊。他們都通過改變比例通路增益的方式來縮短環路鎖定時間，但是其電路僅用于較低速率的數據傳輸，且電路結構較為復雜。本文提出了一種能夠應用于高速率CDR的鎖定檢測判別技術，可根據參考時鐘頻率和壓控振蕩器中心頻率的頻差大小，輸出相應的控制信號，實現比例通路增益的可調節，使該CDR同時具備快速鎖定和低抖動的特點。

1 低抖動快速鎖定的理論分析

CDR主要由鑒相器(Phase Detector，PD)、電荷泵(Charge Pump，CP)、環路濾波器(Low-Pass Filter，LPF)、壓控振蕩器(Voltage-Controlled Oscillator，VCO)組成，其結構如圖2所示[12]。

圖2 傳統CDR結構

本文所設計的CDR如圖3所示，使用比例通路和積分通路分離的結構。比例通路能夠對VCO直接、快速地進行頻率調節，積分通路能夠擴大環路的鎖定范圍。2個通路能夠相對獨立地對VCO的輸出頻率實施不同程度的調節。

圖3 比例-積分通路分離CDR

文獻[13～14]對CDR的穩定性能進行了研究，并給出了其系統模型，見圖4。

圖4 CDR的系統模型

在二階環路中必須確保比例通路占主導因素，在每一次更新的過程中，比例通路的更新相位要盡可能多的大于積分通路的相位變化量。適當增大比例通路的頻率調節步長fbb，從而使穩定因子ζ增大、環路鎖定時間縮短取ζ=1 000,δf=20 MHz，fnom=7 GHz，對具有不同fbb值的模型進行MATLAB仿真，結果如圖5(a)、(b)、(c)所示。當fbb值分別取5 MHz、10 MHz、20 MHz時的鎖定情況，其鎖定時間分別為2.5 μs、1.3 μs和0.7 μs。從仿真結果可知，較大的fbb雖然能夠縮短環路的鎖定時間，但由于鎖定后恢復時鐘仍在以fbb的大小上下波動，故會引入較大的抖動；若減小fbb，雖可降低恢復時鐘的抖動，但卻會導致環路的鎖定時間延長。基于這個問題，本文提出了一種鎖定檢測判別技術，利用鎖定檢測模塊，使環路能夠根據恢復時鐘與VCO中心頻率差的大小調整fbb的值，從而在縮短鎖定時間的同時降低時鐘抖動。

圖5 不同fbb值的鎖定情況

2 低抖動快速鎖定CDR

2.1 整體結構

本文設計的低抖動快速鎖定CDR整體架構如圖6所示，采用1/4速率系統架構，利用八相正交的7 GHz時鐘對數據進行采樣。通過二進制鑒相器[15-16]對時鐘和數據的相位關系進行判斷，所得結果由EARLY 1～3和LATE 1～3輸出，再由“擇多邏輯門” 電路對判斷結果進行選擇，得到最終的相位關系EARLY和LATE。鑒相結果通過比例通路和積分通路，以不同的效果作用于VCO：比例通路通過控制信號V_bb0、V_bb1 和V_bb0*、V_bb1*，對2組不同大小的電容陣列分別進行控制，使VCO的頻率能夠不同程度地快速調節；積分通路則通過積分電容，使電荷泵輸出的電流轉化為電壓信號Vc，實現對VCO精細調節。VCO輸出的2路差分正弦信號，經過緩沖器和相位插值器的轉換，恢復出CDR的八相時鐘。

政府公信力提升是一個長期的過程，離不開穩定的制度保障。 首先，中國行政問責機制依然不完善，問責時機滯后，處于一種“亡羊補牢”的問責狀態，呈現出被動問責的局面。 同時，在地方政府運行的過程中，民眾參與渠道仍需進一步拓展。 時下，公眾參政議政的廣度和渠道依然需要改善，尤其是網絡參政議政還需要進一步完善。

圖6 本文CDR的整體電路結構

2.2 轉換裝置

“擇多邏輯門”電路產生的最終鑒相結果，分別經過積分通路和比例通路完成對VCO輸出相位的調整。比例通路中，鑒相結果的超前、滯后、保持的控制邏輯和VCO的3個控制狀態無法一一對應，因此需要增加圖7轉換電路實現二者之間的對應關系。

圖7 比例通路設計

如表1所示，當EARLY/LATE判決結果均為1或均為0時，2個控制字中有一個為1，使VCO頻率保持不變；當LATE=0，EARLY=1時，2個控制字均為0，VCO頻率下降；當LATE =1，EARLY=0時，2個控制字均為1，VCO頻率上升。最終實現對VCO狀態的一一對應。

表1 鑒相結果與比例通路輸出關系

2.3 壓控振蕩器

本文設計的VCO為LC振蕩器，適用于高精度、高頻率環境。VCO電路結構如圖8所示。

圖8 壓控振蕩器電路設計

VCO的頻率由10個壓控電容的大小決定。電荷泵的輸出電壓Vc，控制電容C9,C10，比例通路的控制信號V_bb0和V_bb1控制小電容陣列C1～C4，V_bb0*和V_bb1*控制大電容陣列C5～C8。小電容陣列可實現較小的fbb；大電容陣列可實現較大的fbb。這些電容共同作用，以實現對VCO頻率不同程度的調節。

2.4 鎖定檢測模塊

鎖定檢測模塊的電路圖結構如圖9所示。二分頻恢復時鐘clk_div和參考時鐘clk_ref分別與2個D觸發器的clk和D端連接，經過“同或”邏輯門的輸出Vcont能夠反映2個時鐘信號的頻差或相差關系。當二者具有較大的頻率差時，Vcont輸出為高電平；當二者無頻率差較小或僅存在相位差時，Vcont輸出為低電平。V_bb0和V_bb1是圖7中比例通路的2路控制信號，Vcont與V_bb0和V_bb1經過“與”邏輯門輸出分別為V_bb0*和V_bb1*，用于控制VCO中大電容陣列C5～C8。

鎖定檢測模塊的功能分析如下。當clk_div和clk_ref存在較大頻差時，CDR處于未鎖定狀態，Vcont處于高電平狀態，V_bb0*和V_bb1*的輸出取決于V_bb0和V_bb1，VCO中大電容陣列C5～C8和小電容陣列C1～C4同時被接入，使fbb值變大，能夠達到縮短鎖定時間的作用；當clk_div和clk_ref頻差較小或僅存在相位差時，CDR接近或已經進入鎖定狀態，Vcont處于低電平狀態，V_bb0*和V_bb1*的輸出為低，大電容陣列C5～C8未被接入，VCO中僅有小電容陣列C1～C4被接入，使fbb值變小，能夠實現恢復時鐘的的較低抖動。

圖9 鎖定檢測模塊

對鎖定檢測模塊在2種不同情況下進行仿真。如圖10(a)所示，當clk_div與clk_ref存在頻率差時，Vcont輸出結果為高電平，如圖10(b)所示，clk_div與clk_ref無頻率差，僅存在相位差，Vcont輸出結果為低電平。

圖10 鎖定檢測模塊的仿真

3 仿真結果

本文采取TSMC65nm工藝，利用Cadence Virtuoso設計該時鐘數據恢復電路的版圖，面積為如圖11所示。其中標號1處為CP，標號2處為二進制鑒相器，標號3處為鎖定檢測模塊，標號4處為buffer，標號5處為相位插值器，標號6為VCO。

圖11 芯片版圖

本文仿真了在不同比例通路增益fbb的情況下環路的性能參數，如表2所示。其中，方案3使用了鎖定檢測判別技術，可以切換使用2組電容陣列，達到快速鎖定。

表2 本文CDR的性能參數

現在向本CDR發送28 Gb/s 非歸零碼數據。圖12給出了3種方案從發送數據開始到環路進入鎖定狀態的過程中，VCO的控制電壓和恢復時鐘眼圖抖動值的測量結果：方案1僅使用小的電容陣列C1～C4，對應的比例通路增益值fbb約為50 MHz。此方案鎖定時間約為600 ns，恢復時鐘抖動的峰峰值約為2.463 ps；方案2僅使用大的電容陣列C5～C8，對應的比例通路增益值fbb約為100 MHz。此方案鎖定時間約為400 ns，恢復時鐘抖動的峰峰值約為4.223 ps；方案3在環路中引入了鎖定檢測模塊，可根據VCO的輸出頻率與其中心頻率偏差值輸出高電平或低電平，以達到切換使用大、小2組電容陣列的目的。由仿真結果可知，未引入鎖定檢測模塊前，環路的鎖定時間和恢復時鐘的抖動值需要相互折衷，二者無法同時達到最優；但在引入鎖定檢測模塊后，環路鎖定時間約為400 ns，恢復時鐘抖動的峰值約為2.514 ps，能夠在不犧牲恢復時鐘抖動性能的前提下，使環路以較快的速度進入鎖定狀態，說明這種方法能夠兼顧前2種方案各自的優勢。

圖13是鎖定檢測模塊的控制信號Vcont隨時間變化的圖像。在環路鎖定之前，其輸出常處于高電平狀態，以確保2組電容陣列同時工作。此時，比例通路增益值fbb達到150 MHz，能夠有效縮短環路的鎖定時間；當環路接近鎖定及鎖定之后，其輸出為低電平，使大電容陣列斷開，比例通路增益值fbb重新回到50 MHz。此時，環路能夠產生低抖動的時鐘信號。

圖12 VCO的控制電壓和時鐘抖動的測量

圖13 鎖定檢測模塊的輸出

4 結語

本文設計了一種應用于28 Gb/s 非歸零碼接收機的CDR，該CDR應用了鎖定檢測模塊，可根據環路的鎖定情況輸出不同電平，以達到控制比例通路增益值fbb的目的，有效解決了環路鎖定時間和恢復時鐘抖動性能難以兼顧的問題，使環路同時具備低抖動、快速鎖定的優秀性能。相比于低抖動的方案1，鎖定時間得到了縮短；相比于快速鎖定的方案2，在保證鎖定時間基本一致的情況下，使恢復時鐘的抖動值被大大降低。