4×25 Gbit/s光電收發(fā)模塊的封裝設計與實現(xiàn)

李志雄,何慧敏,3,劉豐滿,3,薛海韻,3,孫 瑜,3,隗 娟,曹立強,3

(1.中國科學院微電子研究所,北京 100029; 2.中國科學院大學,北京 100049;3.華進半導體封裝先導技術研發(fā)中心有限公司,江蘇 無錫 214135)

0 引 言

隨著大數(shù)據(jù)、云計算、第五代移動通信、移動互聯(lián)網(wǎng)以及人工智能等應用的快速發(fā)展,全球的通訊數(shù)據(jù)量急劇增長,極大地增大了現(xiàn)今通信系統(tǒng)的壓力。傳統(tǒng)的電互連采用銅互連方式,存在損耗、反射、延遲、串擾、體積和重量等固有問題,已經(jīng)無法滿足更高數(shù)據(jù)通信速率和更大傳輸容量的要求[1]。光互連具有寬頻帶、抗電磁干擾、強保密性、低傳輸損耗和低功耗等明顯優(yōu)于電互連的特點[2-4],光互連技術代替電互連已成為勢不可擋的趨勢。

本文提出一種改進型的光發(fā)送和光接收模塊封裝。首先,在光發(fā)送模塊的電信號輸入端和光接收模塊的電信號輸出端增加時鐘數(shù)據(jù)恢復(Clock Data Recovery,CDR)電路,電信號在傳輸過程中由于帶寬限制,信號碼間干擾嚴重,增加CDR電路可以實現(xiàn)數(shù)據(jù)恢復和信號整形；其次,改進封裝結(jié)構,設計合理的銅基高度,調(diào)整芯片位置,使跨阻放大器(Trans-impedance amplifier,TIA)、探測器(Photodetector,PD)和印制電路板(Printed Circuit Board,PCB)處在同一高度,從而減小封裝打線長度,減小回路電感,提高傳輸性能。

1 結(jié)構描述

未優(yōu)化的光發(fā)送模塊如圖1(a)所示,高速調(diào)制信號通過微型A(Subminiature A,SMA)連接器饋入到高速PCB,經(jīng)過放大后驅(qū)動光調(diào)制芯片,實現(xiàn)由調(diào)制的電信號到調(diào)制的光信號的轉(zhuǎn)換。外部直流光源的輸入與調(diào)制后光信號的輸出都是通過光纖陣列與光柵陣列耦合方式進行,首先單路直流光通過一路光纖通道耦合到硅光芯片,然后通過光分束器均分為4路后分別進入4個調(diào)制器,經(jīng)調(diào)制后4路調(diào)制光信號通過其他4個光柵通道輸出,其中光纖陣列與豎直方向夾角為8°,單個光柵耦合損耗約為2.6 dB。未優(yōu)化的光接收模塊如圖1(b)所示,接收模塊光信號的耦合方式與發(fā)射模塊相同,III-VI族的PD把由光柵耦合來的光信號轉(zhuǎn)換成較弱的電流信號,經(jīng)過TIA轉(zhuǎn)換成調(diào)制的電信號。PCB下的銅基一方面起到支撐PD和馬赫-曾德爾調(diào)制器(Mach-Zehnder Modulator,MZM)的作用,另一方面加強了收發(fā)模塊的散熱作用。

圖2和3所示分別為優(yōu)化后的光發(fā)送與光接收模塊,考慮到信號長距離傳輸帶來的碼間干擾與綁定線過長導致的信號反射等因素的影響,對圖1的設計結(jié)構進行優(yōu)化改進。首先,在光發(fā)送模塊的信號輸入端與光接收模塊的信號輸出端增加CDR電路模塊,其作用是對數(shù)據(jù)進行恢復和整形；其次,調(diào)整封裝結(jié)構,合理地調(diào)整銅基厚度與TIA芯片的位置,使光發(fā)送模塊的MZM與高速PCB以及光接收模塊的PD、TIA和高速PCB處于同一水平高度,縮短綁定線的長度以減小信號的反射,避免信號完整性問題；最后,在較長的高速綁定線處做出適當?shù)娜菪匝a償,由于長的綁定線存在較大的電感,在這個阻抗不連續(xù)的位置將造成較大的信號反射,所以需要在焊盤處做出合適的容性補償來減小阻抗。

圖2 優(yōu)化后的光發(fā)送模塊與正視圖

圖3 優(yōu)化后的光接收模塊與正視圖

2 電學設計與仿真

優(yōu)化前后光收發(fā)模塊PCB基板的疊層結(jié)構完全相同,均采用6層結(jié)構,如圖4所示,第1和6層為高速信號層,第2和5層為地層,第3和4層為電源層。高速信號層金屬采用35μm厚的超低輪廓銅箔,中間4層金屬采用18μm厚的標準銅箔,整個高速PCB采用對稱結(jié)構使整個PCB受力均勻,以防止在回流過程中出現(xiàn)翹曲。高速信號層的介質(zhì)采用樹脂基板材料,其相對介電常數(shù)為3.6,正切損耗為0.004,介電常數(shù)與正切損耗值較低,在傳輸高速信號時損耗較低,延時相對較小,可以實現(xiàn)更高的傳輸帶寬。地層與電源層介質(zhì)采用玻璃布基板材料,有利于節(jié)約成本和提高電源完整性(Power Integrity,PI)。整個高速PCB的總厚度約為750μm。

圖4 6層PCB的疊層結(jié)構

由于光收發(fā)模塊的尺寸非常有限,信號線之間的間距很小,相鄰信號之間的串擾嚴重[5],這使信號完整性((Signal Integrity,SI)的設計變得復雜和具有挑戰(zhàn)性。此外,電源分配網(wǎng)絡(Power Distribution Network,PDN)的設計也是模塊設計的重要考慮方面。

2.1 傳輸線設計

光收發(fā)模塊PCB的高速傳輸線采用共面波導傳輸線,為了與芯片內(nèi)部的端接阻抗匹配,差分傳輸線阻抗需匹配到100Ω,單端傳輸線阻抗需匹配到50Ω。光收發(fā)模塊使用的信號接口SMA連接器的尺寸較大,而芯片端的差分信號對內(nèi)的間距較小,導致由芯片到SMA連接器的連接必須由差分線結(jié)構轉(zhuǎn)到單端線結(jié)構。因此,模塊需要設計兩種低損耗的傳輸線以滿足要求,并用Ansys HFSS軟件中基于有限元方法對傳輸線寬、線間距和線與地之間的間距進行了優(yōu)化,單端線和差分線的仿真模型及其對應的S參數(shù)和特征阻抗如圖5所示。單端線的最佳線寬為160μm,信號線與地平面的間距為109μm；差分線的最優(yōu)線寬為112μm,信號線間距和信號線與地平面間距均為100μm。如圖5(d)和(h)所示,單端線阻抗與50Ω匹配良好,差分線阻抗與100Ω匹配良好,在30 GHz的頻率下,單端線的損耗優(yōu)化到0.4 d B/cm,差分線損耗優(yōu)化到0.38 dB/cm。

圖5 單端線與差分線的高速仿真特性

圖6 SMA連接器與TIA芯片鏈路仿真

圖7 TIA芯片的綁定線位置仿真

2.2 不連續(xù)結(jié)構優(yōu)化

為了提高光電模塊的帶寬,需要對模塊中的不連續(xù)結(jié)構進行電磁仿真,以實現(xiàn)最低的損耗和最佳的阻抗匹配。在收發(fā)模塊中,主要有以下兩種不連續(xù)結(jié)構需要優(yōu)化:

(1)耦合電容:為了避免直流電平進入模塊損壞TIA、驅(qū)動或CDR芯片,在模塊的輸入端或輸出端都使用了耦合電容來阻擋直流電平。由于焊盤的尺寸與信號線的地-信號-信號-地(Gnd-Signal-Signal-Gnd,GSSG)結(jié)構尺寸不一致,導致電容耦合處的阻抗與傳輸線的阻抗不匹配,因此需要在焊盤處優(yōu)化反焊盤的尺寸和下部回流路徑的面積,以達到阻抗匹配。

(2)高速信號過孔:SMA連接器安裝在PCB的頂層,信號由PCB底層通過過孔與SMA連接器相連,因此需要優(yōu)化過孔的尺寸結(jié)構,使過孔的阻抗與傳輸線的阻抗匹配。

2.3 無源鏈路的仿真

優(yōu)化前后光收發(fā)模塊的4個通道幾乎是完全相同的,不連續(xù)結(jié)構也完全相同,所以在仿真中僅以一個接收通道為代表進行建模仿真來驗證其高頻特性。優(yōu)化前的模塊SMA連接器到TIA芯片綁定線焊盤的仿真模型及S參數(shù)、特征阻抗如圖6所示,由插入損耗曲線可知,鏈路的3 dB帶寬達到40 GHz,整個鏈路的阻抗(不考慮綁定線)與100Ω(差分線)匹配良好。優(yōu)化后的光收發(fā)模塊SMA連接器到CDR芯片焊盤位置與其仿真結(jié)構類似。

如圖7(a)所示,優(yōu)化后的封裝結(jié)構將位于PCB上的TIA芯片位置進行了調(diào)整,使其處于PCB凹槽位置,同時調(diào)整TIA芯片下部的銅基高度使PD、TIA芯片和PCB處于同一高度,優(yōu)化后的結(jié)構縮短了綁定線的長度約為250μm,減小了阻抗不連續(xù)處的長度,同時通過增大PCB上綁定線的焊盤尺寸來減小鏈路中的阻抗。綁定線處的仿真結(jié)果如圖7(b)、(c)和(d)所示,優(yōu)化后的封裝結(jié)構在30 GHz頻率下插入損耗減小了約0.5 dB。

考慮到在經(jīng)過長距離傳輸后,信號的時延變大,上升沿和下降沿變緩,碼間干擾嚴重[6],同時差分對內(nèi)部的長度不等導致差分信號轉(zhuǎn)換成共模噪聲[7],因此會導致信號抖動加重。為了克服以上問題,優(yōu)化的封裝結(jié)構提出在信號輸入驅(qū)動和TIA信號輸出處加入CDR芯片,光收發(fā)模塊添加CDR芯片的位置類似,本文以TIA到CDR芯片中的兩個通道為例。仿真結(jié)果如圖8所示,引入CDR芯片后帶來的插入損耗較低,在40 GHz的帶寬范圍內(nèi)插入損耗不超過1.25 dB,第2通道入口處的阻抗略高于100Ω,這是由于從TIA芯片引出的線過于密集,無法放置更多的地過孔,導致信號的回流路徑變長,增加了傳輸線的阻抗。

圖8 TIA芯片與CDR芯片傳輸線仿真

3 性能測試

圖9和10所示分別為優(yōu)化前后的光發(fā)送和光接收模塊實物圖。通過對比可知,在光發(fā)送模塊信號的輸入端和光接收模塊信號的輸出端增加了CDR芯片,同時調(diào)整了光接收模塊的TIA芯片位置。

圖9 優(yōu)化前的光發(fā)送與光接收模塊實物圖

圖10 優(yōu)化后的光發(fā)送模塊與光接收模塊實物圖

圖11和12所示分別為優(yōu)化前后的光收發(fā)模塊在1 550 nm波長、通信速率范圍為10～30 Gbit/s時測試得到的眼圖。優(yōu)化前光發(fā)送模塊性能較差,在通信速率為15 Gbit/s的情況下,眼圖質(zhì)量較差,抖動大,眼幾乎呈閉合態(tài)勢,光接收模塊眼圖在通信速率范圍為15～25 Gbit/s時,眼圖逐漸閉合,眼圖抖動較厲害。通過對優(yōu)化前后的眼圖進行比較可知,數(shù)據(jù)通信速率為25 Gbit/s時,使用CDR芯片模塊的上升沿時間與下降沿時間明顯小于不使用CDR芯片的模塊,抖動明顯減小,光接收模塊的平均抖動也從3.5 ps減少到1.6 ps,優(yōu)化后的模塊眼內(nèi)噪聲也降低了很多。因此,使用帶有CDR芯片的模塊和特別設計的銅基可以真正提高高速光收發(fā)模塊的性能。優(yōu)化后的光收發(fā)模塊在28 Gbit/s的通信速率下,其測試的眼圖依然較為理想。對優(yōu)化后的光收發(fā)模塊在4通道25 Gbit/s的速率下聯(lián)合測試,光發(fā)送與光接收模塊采用背靠背的連接方式,整個鏈路的誤碼率在1E-13以下,光收發(fā)模塊的整體功率僅為3.9 W。

圖11 優(yōu)化前模塊測試眼圖

圖12 優(yōu)化后模塊測試眼圖

4 結(jié)束語

本文介紹了一款高速率和低成本的4通道光發(fā)送與光接收模塊。模塊通過縮短PD、TIA與PCB板之間的連接線長度,并在連接線上添加CDR芯片來提高模塊的性能,通過建模仿真對模塊中的不連續(xù)結(jié)構進行了仿真優(yōu)化,并對模塊的性能進行了測試。由模塊的測試結(jié)果對比可知,在4通道25 Gbit/s通信速率下,優(yōu)化后的測試眼圖質(zhì)量明顯提升,眼圖清晰,上升沿/下降沿陡峭,眼圖抖動減小。優(yōu)化后的光發(fā)送與光接收模塊背靠背聯(lián)合測試,誤碼率在1E-13以下,且光收發(fā)模塊的整體功率僅為3.9 W。該光收發(fā)模塊具有速率高、功耗低、數(shù)據(jù)容量大、成本低、組裝簡單和傳輸距離遠等優(yōu)點,能夠滿足數(shù)據(jù)中心和超級計算機等高速率和大數(shù)據(jù)量信號的傳輸需求。